Verilog时序篇(源程序+学习文档)

Verilog

“时序”最容易联想到就是“时序图”，亦即模块的输出。换句话说“时序”是模块执行过程的显性记录。一般在仿真上，模块的时序图都是在理想状态下（没有任何物理上的问题）产生的。时序图里边包含了模块最清洁的执行记录。这些信息对于“细化”模块来说有很大的帮助。然而影响着这些时序就是Verilog HDL 语言本身。很多时候，虽然低级建模（建模技巧）已经可以帮助我们完成许多模块设计上的要求，但是低级建模始终是属于“建模”的层次，亦即“塑造”模块一个大概的形状，而且是粗糙的东西而已。这粗糙的东西，效果能不能发完全发挥? 我们需要经过“细化”它才知道结果。要完成“细化”的过程一点也不可以马虎。早期的建模必须留下可以“细化”的种子。此外我们还要往模块更深入去了解它，去分析它，如果有模块有问题就调试它。这全部的工作要求，更进一步挑战我们对Verilog HDL 语言的认识和掌握的程度。有关这一点，再也不是：了解Verilog HDL 语言相关的语法如何使用？如何使用Verilog HDL 语言建立一个模块？等这些Verilog HDL 语言“外观的单纯工作”，而是“深入分析”模块执行时的“内部细节”。关于模块一切的一切过程，我们只能在“时序图”上了解而已。这就是这本笔记命名的初衷。

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评论信息

冰柠檬之茶 :

确实是黑金动力社区的资料，不过挺全面的。
2015-04-27
朔辰卿梦 :

很不错，很全面
2015-01-13
liqiang199106 :

该资源下载速度非常慢，只有几KB/s,希望改进
2014-10-20
jjkwz :

搜集全了黑金的资料了！
2014-05-15

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