《Verilog HDL如何写好状态机》

Verilog 状态机

状态机是逻辑设计的重要内容，状态机的设计水平直接反应工程师的逻辑功底，所以许多公司的硬件和逻辑工程师面试中，状态机设计几乎是必选题目。本章在引入状态机设计思想的基础上，重点讨论如何写好状态机。本章主要内容如下： · 状态机的基本概念； · 如何写好状态机； · 使用Synplify Pro 分析FSM。

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评论信息

avrmcu1 :

分析的很好，对于理解不同类型的状态机很有帮助
2013-10-25
zzkjliu :

主要是《设计与验证--verilog HDL》上的例子，有书的没必要下载。
2013-09-25
boobooli :

初学者，正在学习中。
2013-01-05
ak47csu :

初学者，学习了
2012-10-25
dagedong123 :

比较适合初学者的教程
2012-06-13

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