原理图检查checklist.docx

原理图检查Checklist 原理图检查是硬件设计师不可或缺的一步骤，旨在规避常见错误，提高硬件设计水平。本 Checklist 含有 FPGA、DDR、各种外设的检查内容，旨在确保硬件设计的可靠性和稳定性。 检视规则 1. 原理图需要进行检视，提交集体检视是需要完成自检，确保没有低级问题。 2. 检视规则原理图要和公司团队和可以邀请的专家一起进行检视。 3. 检视规则第一次原理图发出进行集体检视后所有的修改点都需要进行记录。 4. 检视规则正式版本的原理图在投板前需要经过经理的审判。 差分网络 1. 差分网络原理图中差分线的网络，芯片管脚处的 P 和 N 与网络命令的 P 和 N 应该一一对应。 2. 单网络原理图中所有单网络需要做一一确认。 3. 空网络原理图中所有空网络需要做一一确认。 网格 1. 网格1、原理图绘制中要确认网格设置是否一致。 2. 网格2、原理图中没有网格最小值设置不一致造成网络未连接的情况。 网络属性 1. 确认网络是全局属性还是本地属性封装库。 2. 确认原理图器件的封装与手册一致。 3. 确认原理图器件是否是标准库的 symbol。 绘制要求 1. 原理图中器件的封装与手册一致。 2. 指示灯设计默认由电源点亮的指示灯和由 MCU 点灭的指示灯，便于故障时直观判断电源问题还是 MCU 问题。 网口连接器 1. 确认网口连接器的开口方向、是否带指示灯以及是否带 PoE。 变压器 1. 确认变压器选型是否满足需求，比如带 PoE。 按键 1. 确认按键型号是直按键还是侧按键。 电阻上下拉 1. 避免重复上拉或者下拉 OD 门芯片的 OD 门或者 OC 门的输出管脚需要上拉匹配。 高速信号 1. 高速信号的始端和末端需要预留串阻。 2. 三极管电路需要考虑通流能力可测试性。 仿真 1. 仿真低速时钟信号，一驱动总线接口下挂器件的驱动能力、匹配方式、接口时序必须经过仿真确认。 2. 仿真电路中使用电感、电容使用合适 Q 值，可以通过仿真。 时序确认 1. 时序确认上电时序是否满足芯片手册和推荐电路要求。 2. 时序确认下电时序是否满足芯片手册和推荐电路要求。 3. 时序确认复位时序是否满足芯片手册和推荐电路要求。 复位设计 1. 复位设计复位信号设计（1）依据芯片要求进行上下拉（2）确认芯片复位的默认状态（3）Reset 信号并联几十 PF 的电容滤波，优化信号质量。（4）复位信号保证型号完整性。 电平匹配 1. 电平匹配不同电平标准互连，关注电压、输入输出门限、匹配方式。 功耗 1. 详细审查各个芯片的功耗设计，计算出单板各个电压的最大功耗，选择有一定余量的电源。 缓启动热插拔电路 1. 缓启动热插拔电路要进行缓启动设计磁珠小电压大电流（安培级）值电源输出端口的磁珠，需要考虑磁珠压降。 连接器 1. 连接器电流板间电源连接器通流能力及压降留有预量标识扣板与母板插座网络标识是否一致。 二极管 1. 二极管使用在控制、检测、电源合入等电路中的二极管，必须考虑二极管反向漏电流是否满足设计要求。 MOSCMOS 器件 1. MOSCMOS 器件未使用的输入/输出管脚需按照器件手册要求处理，手册未要求的必须与厂家确认处理方式。 温感 1. 温感关键器件尤其的温度要进行监控。 244/245 1. 244/245 有上、下拉需要的信号在经过没有输出保持功能的总线驱动器后，需要在总线驱动器的输入、输出端加上下拉。 2. 244/245 如果不带保持功能，则必须将不用的输入管脚上下拉。 时钟晶振 1. 时钟晶振管脚直接输出的信号禁止直接 1 驱多，多个负载会影响信号质量，建议采用 1 对 1 的方式。 时钟锁相环 1. 时钟锁相环电路及参数的选取必须经过专项计算。 时钟确认 1. 时钟确认信号摆幅，jitter 等是否超出器件要求。 2. 时钟确认时钟器件在中心频率、工作电压、输出电平、占空比、相位等各项指标上能完全满足要求。 DDR 1. DDR 等存储器接口都要有时钟频率降额设计。 2. DDR 对于可靠性要求较高的单板建议在 RAM 开发中满足 ECC 设计规则要求。 PHY 1. PHYMDC/MDIO 采用一驱多的匹配方式，主器件经过串阻->上拉电阻->串阻到从器件，串阻要放置在两端。 2. PHY1 对多的控制，PHY 需要预留地址信号，用于控制。 散热器 1. 散热器选择散热器时，要考虑到散热器的重量和与设备的结合方式。