华为数字芯片机考题库汇总（19年至22年，附解析）

【华为数字芯片机考题库】汇总的知识点涵盖了数字集成电路设计和计算机硬件领域的多个方面，以下是根据提供的内容提炼的关键知识点： 1. **时钟域穿越（Clock Domain Crossing, CDC）**： - 在多比特信号A从时钟域clk_a的8'd100到8'd101变化过程中，如果在clk_b时钟域直接用D触发器采样，可能采样到的数据会有多种情况，如A、B、C、D选项所示，这是因为时钟域间的采样可能导致数据的不确定性和毛刺。 2. **静态时序分析**： - 寄存器的Tsetup和Thold是关键时序参数，分别代表数据需要在时钟边沿之前稳定的时间和时钟边沿之后保持稳定的时间。Trecovery和Tremoval则与数据切换后的保持时间有关。仅知道这些参数无法判断所有端口的setup和hold是否满足，因此B和D是正确的。 3. **形式验证（Formality）**： - Formality工具主要用于验证ECO前后网表和RTL等价性，确保设计修改后逻辑功能不变。 4. **定点数表示**： - 将浮点数Pi=3.14进行定点化，至少需要10位（包括符号位和小数点）才能无损恢复原值。 5. **Verilog的`always`语句**： - `always`语句用于描述组合逻辑和时序逻辑，但A、B和D选项提到的使用规则不正确，比如时序逻辑中应使用非阻塞赋值，而敏感列表中不应缺少信号，且阻塞赋值可以在某些情况下使用。 6. **多比特信号采样**： - 类似于前面的问题，4'd11到4'd12的变化过程在另一个时钟域内采样也可能出现多种结果。 7. **同步FIFO**： - 同步FIFO可以用单口memory实现，其深度通常是偶数，输入输出位宽可以不同。 8. **处理器L1 Cache组成**： - L1 Cache通常包括替换算法逻辑、Tag RAM、Data RAM，有时还需要虚拟地址转换逻辑。 9. **时钟域问题**： - 不同步时钟可能导致未知（X）或高阻态（Z）的信号值，时钟频率和相位差异是主要原因。 10. **中断事件设计**： - 不适合设计中断事件的场景可能是事务统计事件，如UART、以太网接口的统计，因为这些更适合周期性或条件触发的任务。 11. **二进制补码表示**： - 最小的八比特补码数值是11111001，对应-121。 12. **异步时钟**： - 异步时钟的特征是时钟频率和相位可能不同。 13. **Systemverilog约束和多态**： - Systemverilog的`constraint`用于逻辑约束，ST约束表示如果a等于0，则b也必须等于0；多态可以通过覆盖和重载实现，重载（Overloading）是正确的。 14. **脉冲宽度计算**： - 一个10ns的脉冲经过2拍或3拍的时钟域变换（clkb频率为200MHz），脉冲宽度不变，仍为10ns。 15. **调度算法**： - 实现逻辑资源最少的调度算法是SP（严格优先级），因为它直接按照优先级进行服务。 16. **总线QoS（Quality of Service）**： - 总线QoS主要目的是提高系统的小通路时延，确保数据传输的高效性。 17. **Symmetrical Multi-Processing（SMP）架构**： - SMP架构优点包括系统资源共享和性能提升，但不是减少系统资源消耗。 这些知识点反映了数字芯片设计、计算机体系结构、硬件验证以及软件调度等多个方面的基本概念和原则，对于准备华为数字芯片相关考试的考生来说非常有价值。