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Verilog实现高电平噪声滤波

本模块实现高电平噪声滤波功能，即将高电平持续时间低于阈值的脉冲滤除。输出脉冲与输入脉冲间有1个阈值长短的时间延迟。程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。

2022-03-15 14:25:08 3KB Verilog 滤波 脉宽鉴别 高电平噪声

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Verilog实现USB2.0接口电路

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2022-03-10 21:41:32 3.48MB Verilog USB2.0

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Verilog实现带寄存器寻址的SPI host接口设计说明文档

本文讲述如何用逻辑语言来实现SPI master接口，代码风格比较规范，给初学者参考

2022-03-09 10:54:52 484KB Verilog SPI接口 FPGA/CPLD

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基于verilog实现的时钟信号程序

基于verilog实现的时钟信号程序，直接粘贴复制编译即可

2022-03-07 19:32:15 16KB 数字钟代码

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总线串行数据接口的Verilog实现

总线串行数据接口的Verilog实现、电子技术,开发板制作交流

2022-02-22 10:30:40 186KB 总线串行数据接口的Verilog实现 总线 VerilogHDL 模块化设计 开发板 电子技术 ARM开发板

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verilog实现des加密

用verilog实现des的加密算法，并且在FPGA上可以进行实现

2022-02-20 12:02:58 153KB des加密

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利用Verilog实现AD7609控制并串口发送

最近自己做的利用赛灵思Spartan-6实现对AD7609的控制，采集8路18位数字信号后，扩展成32位（int型）并利用串口发送。亲测可用！（只有源文件）

2022-01-21 05:44:38 8KB AD7609

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cpu精简指令verilog实现

verilog实现cpu流水线执行模式，可实现部分精简cpu指令，用于nexy3板实现

2022-01-06 23:06:00 7KB verilog cpu精简 nexy3

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MIPS单周期处理器verilog实现

MIPS处理器的verilog实现，这里是单周期的运作方式，流水线的运作方式后续放出。工程是ISE编辑的。

2022-01-06 10:47:32 724KB MIPS 处理器 verilog

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sobel算子的verilog实现

基于DE2平台的sobel 算子的实现代码.其中包括了vga ,ccd 控制等程序代码。

2022-01-05 12:27:01 10KB verilog HDL sobel 算子

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