头歌实践平台 单总线CPU设计(变长指令周期3级时序)(HUST)

头歌实践平台 单总线CPU设计(现代时序)(HUST)

本实训项目帮助学生从可控加减法单元，先行进位电路，四位快速加法器逐步构建 16 位、32 位快速加法器。学生还可以设计阵列乘法器，乘法流水线，实现原码一位乘法器，补码一位乘法器、运算器等教材上的核心内容

第1关--汉字字库存储芯片扩展实验 第2关--MIPS寄存器文件设计 第3关--MIPS RAM设计 第4关--全相联cache设计 第5关--直接相联cache设计 第6关--4路组相连cache设计 第7关--2路组相联cache设计

本实训项目帮助学生理解定长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。 第1关MIPS指令译码器设计 第2关定长指令周期---时序发生器FSM设计 第3关定长指令周期---时序发生器输出函数设计 第4关硬布线控制器组合逻辑单元 第5关定长指令周期---硬布线控制器设计 第6关定长指令周期---单总线CPU设计

源代码直接复制到头歌教学实践平台即可。 第1关--汉字字库存储芯片扩展实验 第2关--MIPS寄存器文件设计 第3关--MIPS RAM设计 第4关--全相联cache设计 第5关--直接相联cache设计 第6关--4路组相连cache设计 第7关--2路组相联cache设计

HUST-OS-实验 必须在2018年Spring进行操作系统实验。 更新：在此仓库中添加夏季任务。 环境 gcc version 5.4.0 20160609 (Ubuntu 5.4.0-6ubuntu1~16.04.9 in Windows Subsystem Linux) Thread model: posix 文件 实验室目录 每个独立于其他实验室的代码，这些代码的可执行文件和一些测试文件 .vscode 在vscode-windows上运行linux c代码的配置 细节 实验1： 使用管道在两个过程之间传输数据。 实验2： 使用信号量来同步线程的行为。 实验3： 使用共享内存和信号量让两个进程按顺序复制数据。 labextra： 模拟linux基本功能'ls'。 实现的扩展参数： 指定路径 -l -lR lab_tinyOS TinyOS实验室包含几个部

掌握主机、端口扫描的原理 掌握 Nmap 扫描器的使用 掌握 Nmap 进行远程 OS 检测的原理

数据库系统实验 HUST，CSE，2020数据库系统实验

最近闲来无事就在中国大学mooc上看了看华中科技大学的计算机组成原理，做了一些实验，大家如果有什么问题可以参考一下，尽量都要自己动做一做哦嘻嘻