本项目主要利用Verilog语言设计一一个基于MIPS架构的CPU。分别设计指令存储器、寄存器堆、ALU、取指令部件、数据存储器、立即数处理单元、主单元控制器、ALU控制单元。将这些单元连城数据通路，再结合控制单元合成CPU下板验证。并基于该cpu完成了串口收发数据的驱动，并下板测试，功能正确。该代码是基于EP4CE10F17C8开发板的，可直接下板，其他开发板只需稍做改变即可用

使用ise开发；实现了三种类型一共43条指令；包括了本次的实验报告；通过定向解决了冲突，对于load和rr型指令采用暂停一周期再定向解决；

Project5 VerilogHDL开发多周期处理器开发实验报告 适合于北航计算机系的学生 1. 处理器应 MIPS-Lite3 指令集。 a) MIPS-Lite4＝{MIPS-Lite3，lb，lbu，lh，lhu，sb，sh，slti }。 b) MIPS-Lite3＝{MIPS-Lite2，addi，addiu， slt，j，jal，jr}。 c) MIPS-Lite2 指令集：addu，subu，ori，lw，sw，beq，lui。 d) 所有运算类指令均可以不支持溢出。 2. 处理器为单周期设计。