wire clr,clkp,btnall;
wire [3:0]bn;
wire [31:0]sw;
assign sw='h55556666;
assign btnall=btn[0]|btn[1]|btn[2]|btn[3]|btn[4]|btn[5]|btn[6]|btn[7];
assign bn[3]=btn[7];
assign bn[2]=btn[3]|btn[4]|btn[5]|btn[6];
assign bn[1]=btn[1]|btn[2]|btn[5]|btn[6];
assign bn[0]=btn[0]|btn[2]|btn[4]|btn[6];
clock_pulse U1(.inp(btnall),
.cclk(mclk),
.outp(clkp)
2020-01-09 03:07:42
1KB
FPGA
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