输入为两个16位有符号数，输出17位相加结果。要求采用超前进位（Carry-look-ahead）结构。
计算例子：
0110000010000000 + 1000000000000001 = 11110000010000001
(24704) + (-32767) = (-8063)
顶层模块名为add_tc_16_16，输入输出功能定义：
名称 方向 位宽 描述
a I 16 输入数据，二进制补码
b I 16 输入数据，二进制补码
sum O 17 输出和a + b，二进制补码
2022-06-20 19:00:51
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输入为两个16位有符号数，输出32位相乘结果。要求采用Booth编码和Wallace树型结构。
计算例子：
0110000010000000 * 1000000000000001 = 11001111110000000110000010000000
(24704) * (-32767) = (-809475968)
顶层模块名为mul_tc_16_16，输入输出功能定义：
名称 方向 位宽 描述
a I 16 输入数据，二进制补码
b I 16 输入数据，二进制补码
product O 32 输出乘积a * b，二进制补码
2022-06-20 19:00:50
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实现桶形移位器组合逻辑，要实现的功能如下：
输入为32位二进制向量，根据方向和位移值输出循环移位后的32位结果。例如：
输入向量00011000101000000000000000000000，方向左，位移值10，输出向量10000000000000000000000001100010；
输入向量00000000111111110000000000000011，方向右，位移植20，输出向量11110000000000000011000000001111.
顶层模块名为bsh_32，输入输出功能定义：
名称 方向 位宽 描述
data_in I 32 输入数据
dir I 1 位移方向
0：循环左移
1：循环右移
sh I 5 位移值，取值0~31
data_out O 32 输出数据
设计要求：
Verilog实现代码可综合，逻辑延迟越小越好，给出综合以及仿真结果。
2022-06-20 19:00:50
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大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。大多数硬件设计人员对verilog的testbench比较熟悉，那是因为verilog被设计出来的目的就是为了用于测试使用，也正是因为这样verilog的语法规则才被设计得更像C语言，而verilog发展到后来却因为它更接近C语言的语法规则，设计起来更加方便，不像VHDL那也死板严密，所以verilog又渐渐受到硬件设计者们的青睐。但其实VHDL在最开始也是具有测试能力的，而且它的语法严密，但我们同样可以用它来编写我们的测试文件。
2022-06-20 00:20:15
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HDL语言与ASIC原理：Verilog逻辑设计实例系列五---有限状态机(1).ppt
2022-06-18 22:00:17
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