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Verilog and SystemVerilog Gotchas.pdf.zip

讲述verilog 和systemverilog 代码编写中常用的错误，101个陷阱。

2022-05-01 16:58:20 6.53MB verilog systemverilog

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Verilog HDL应用程序设计实例精讲

2022-05-01 12:16:59 44.62MB Verilog HDL

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histogram equalization verilog implementation

直方图均衡的Verilog实现从Matlab读出图像为image.txt文件，经过Modelsim读入TXT文件进行直方图均衡处理，将输出结果再读出为image_he.txt文件，然后在Matlab观察直方图均衡增强效果，由于Matlab中直方图统计概率近似小数所以计算出为近似值，而FPGA中应用移位代替除法所以计算出为准确值，实验表明，硬件实现和Matlab软件直方图均衡处理达到了共同的效果！

2022-04-30 10:51:29 2KB 直方图均衡，Verilog，Modelsim，Matlab，

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增量式pid.rar

项目需要最近在做pid控制器，看了一些文章，写了一个增量式pid算法。适合新手学习原理。代码注释很多。

2022-04-30 10:39:05 14.74MB pid verilog

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dw8051.tar.gz

基于DW8051 IP的仿真环境搭建。内部集成了IO的模型，完全实现了一个标准8051芯片的功能仿真。

2022-04-29 22:12:58 2.82MB dw8051 MCU verilog

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FPGA/cpld Verilog语言DDS

MCU控制FPGA/cpld产生步进为1Hz的正弦波，FPFA晶振频率为50M,最多产生10M

2022-04-29 21:30:29 9KB MCU控制FPGA/cpld产生步进为1Hz的正弦波

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基于FPGA的h.264压缩实现

2022-04-29 17:45:47 942KB h264 verilog

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Fpga取整运算和IP核触发运算资源消耗和时序约束

本人自己实验结果。关于Fpga取整运算和IP核除法运算资源消耗时间消耗，和时序约束分析。都是实验结果的截图，比较乱，比较乱！

2022-04-29 02:07:18 151KB Fpga verilog Ip核 时序约束

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verilog七段数码管

verilog 写的七段数码管的显示老师布置的作业，写了好几天！刚开始学verilog

2022-04-28 22:00:26 611B verilog

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YUV 转 RGB的Verilog代码

此代码是YUV转RGB的Verilog源代码，经测试代码可用，请放心下载

2022-04-28 10:44:30 1KB YUV RGB Verilog

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