histogram equalization verilog implementation

直方图均衡，Verilog，Modelsim，Matlab，

直方图均衡的Verilog实现从Matlab读出图像为image.txt文件，经过Modelsim读入TXT文件进行直方图均衡处理，将输出结果再读出为image_he.txt文件，然后在Matlab观察直方图均衡增强效果，由于Matlab中直方图统计概率近似小数所以计算出为近似值，而FPGA中应用移位代替除法所以计算出为准确值，实验表明，硬件实现和Matlab软件直方图均衡处理达到了共同的效果！

文件下载

资源详情

[{"title":"（ 1 个子文件 2KB ） histogram equalization verilog implementation","children":[{"title":"histogram equalization verilog implementation.txt <span style='color:#111;'> 6.47KB </span>","children":null,"spread":false}],"spread":true}]

评论信息

u011744954 :

东西不错，就是要花点耐心去看。。。
2016-05-20
gxd6368 :

还没有使用，不知如何，还是谢谢
2014-06-25
u011685131 :

木有讲解哦，准备在此基础上改写。。。另外我用的是Xilinx FPGA.
2014-04-21
wdz201206245 :

我看过了，当中有不可综合的整形变量，属于原理性质的代码，虽然不可多得，但是上不了板子，做modelsim仿真还行，不知楼主有没有综合过，还是谢谢楼主。
2013-12-30
u012089425 :

我是初学，有些看不懂，调试的时候老报错，不知道为啥
2013-11-06

其他资源

免责申明

【只为小站】的资源来自网友分享，仅供学习研究，请务必在下载后24小时内给予删除，不得用于其他任何用途，否则后果自负。基于互联网的特殊性，【只为小站】无法对用户传输的作品、信息、内容的权属或合法性、合规性、真实性、科学性、完整权、有效性等进行实质审查；无论【只为小站】经营者是否已进行审查，用户均应自行承担因其传输的作品、信息、内容而可能或已经产生的侵权或权属纠纷等法律责任。
本站所有资源不代表本站的观点或立场，基于网友分享，根据中国法律《信息网络传播权保护条例》第二十二条之规定，若资源存在侵权或相关问题请联系本站客服人员，zhiweidada#qq.com，请把#换成@，本站将给予最大的支持与配合，做到及时反馈和处理。关于更多版权及免责申明参见版权及免责申明

histogram equalization verilog implementation

文件下载

资源详情

评论信息

其他资源

免责申明

个人信息

相关资源标签

热门下载

最新下载