verilog 状态机的程序例子，有限状态机，可逻辑综合，在Cyclone 芯片验证通过

推荐-Verilog HDL高级数字设计_[美 M D.Ciletti著][Advaned digistal design with Verilog]

这个是用verilog hdl语言编写的mfsk调制解调程序，在QuartusII上面已经仿真过的结果完全对的。

可编程逻辑器件（verilog），包含一个时钟和两个时钟的程序和测试代码

Verilog 单周期CPU设计 能通过仿真 相关测试文件已经放在压缩包

一个简单的时钟分频程序，可以实现2、4、8、16、11等偶数和奇数分频。 只需要简单修改一下程序就可以实现任意整数分频

文中的第一个模块为通用的偶分频模块，第二个模块为通用的奇分频模块，2个模块分频占空比都为1:1，使用时只需将相应模块中parameter DIV_N = N; 中的N改为想要的分频数即可。

本书简介： 本书是一本针对 FPGA技术进行全面，深入讲解的书籍，内容新盖了数字电路和相关基础理论的介绍、FPGA芯片的构成及工作原理、FPGA项目开发的全流程追踪、主流HDL与HVL语法的详细讲解与阐述等，尤其是针对FPGA项目开发流程中最为重要的三个作节一程序设计、功能仿真、时序分析-进行了深度剖析，通过丰富的思路阐述与实例介绍相结合的形式，力求让读者对FPGA技术能够”知其然"，且“知其所以然”。本书不仅是教材，更是工具书，适用于所有跟FPGA有缘的人阅读，无论是本科生、研究生、老师或者工程师，无论你在校园、国企、外企或私企，只要在你的工作或生活中需要接触FPGA，相信信本书就是一本对你有用的书。本书是笔者从事FPGA事业十年经验的总结、两年心血的结晶，因此本书带给大家的绝不是空洞的口号，而是实实在在的FPGA技术

Verilog数字系统设计教程zhishijiangjie_2（夏宇闻）

在Verilog语言最难弄明白的结构中“非阻塞赋值”要算一个。甚至是一些很有经验的工程师也不完全明白“非阻塞赋值”在仿真器（符合IEEE标准的）里是怎样被设定执行的，以及什么时候该用“非阻塞赋值”。这篇文章将介绍怎样设定“非阻塞赋值”和“阻塞赋值”，给出了重要的使得编码可以被正确地综合的编码指导方针，和避免仿真竞争的编码风格细节。