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使用Quartus ii的verilog实现agc（自动增益控制）

代码简洁易懂，小新手容易上手，代码已经做过注释下载后再修改输入信号的路径就可以直接仿真，属于前馈数字agc（自动增益控制），分为平均能量计算模块和增益系数计算模块输入信号为不稳定的正弦信号时输出信号可以有效控制在100dB左右

2022-05-03 15:34:23 3.48MB fpga开发 agc

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纯verilog实现CNN卷积网络,包括卷积层，池化层，全连接FC层,vivado2019.2开发，含testbench

2022-05-03 12:07:10 32.97MB cnn 人工智能 神经网络 深度学习

verilog实现卷积神经网络CNN，包括卷积层，Relu激活层，FC全连接层，pool池化层

verilog实现卷积神经网络CNN，包括卷积层，Relu激活层，FC全连接层，pool池化层，输入图片需要满足28*28

2022-04-22 12:05:31 7KB cnn fpga开发 人工智能 神经网络

CRC算法 verilog实现

包含CRC6,CRC8,CRC11算法verilog完整代码，支持初始化参数配置。已在实际项目中使用过.

2022-04-12 11:11:40 4KB CRC verilog

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8位全加器，verilog实现

8位全加器，实现加法减法。sub为0做加法，sub为1做减法

2022-04-04 13:52:27 2KB verilog

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自适应滤波器Verilog实现

2022-03-24 21:06:20 4KB Verilog

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verilog实现二进制和格雷码互转

最近在看数电，看到了格雷码，阎石那本书介绍转换方法为：每一位的状态变化都按一定的顺序循环。不理解，然后在网上搜了下，蛮多人写怎么转换的。然后发现John的《数字设计原理与实践》（原书第四版）中讲了两个方法特别实用。

2022-03-17 21:12:18 129KB verilog 二进制 格雷码 互转

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verilog实现步进电机脉冲分配器（三相六拍）

使用Verilog HDL设计的一个能够自启动、具有正反转功能的三相六拍步进电机脉冲分配器。已经写好Nexy4DDR的管脚约束文件

2022-03-16 17:18:16 495KB verilog 状态机

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SM3说明及verilog实现代码.rar

国家密码管理局2010年10月发布的SM3密码杂凑算法，本文本规定了SM3密码杂凑算法的计算方法和计算步骤，并给出了运算示例。及verilog实现代码。

2022-03-16 10:37:00 92KB SM3 Verilog

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Verilog实现低电平噪声滤波

本模块实现低电平噪声滤波功能，即将低电平持续时间低于阈值的脉冲滤除。输出脉冲与输入脉冲间有1个阈值长短的时间延迟。程序中时钟为1MHz，阈值FilterThreshold为100us，可根据实际情况进行设置。敬请注意，由于时延影响，若FilterThreshold为100，则低于101的都被滤除，大于等于102的才能通过。

2022-03-15 14:36:23 2KB Verilog 滤波 低电平噪声 脉宽鉴别

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