该资源是实现了的通过异步fifo进行跨时钟域传输的vivado工程,在不同的时钟域进行fifo数据读写,并用读写地址的格雷码判断fifo空满产生空满标志。工程代码基于vivado2017.4,并在modelsim10.6上仿真成功。工程中附有testbench。
2021-10-24 22:25:14 318KB 异步FIFO 跨时钟域 fpga基础 数字ic面试
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数字IC前端后端设计流程,本文档主要讲述了数字IC的设计的流程,包括前端设计和后端设计的详细步骤。
2021-10-21 22:05:50 476KB 数字IC设计流程
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2021-10-18 22:05:50 1.38MB AXI总线 数字IC FPGA
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2021-10-18 22:04:56 859KB 数字IC DFT 入门
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华为_2020年数字IC笔试和2022年逻辑机考,FPGA,数字IC,逻辑岗刷题必备
2021-10-18 00:23:41 327.42MB 华为
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包含“静态时序分析(Static_Timing_Analysis)基础及应用.pdf“、“静态时序分析STA.pdf”、“系统设计中时钟、时序相关问题.pdf”
2021-10-15 21:53:19 1.61MB STA 数字IC设计 数字电路
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2021-10-13 14:05:51 28KB 数字IC 笔试
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这里面是一套完整的笔试题以及每道题的解析,但在在这文档中,原题和解析拆分开了,您下载之后可以计时1h自己做一遍,模拟一下考试。
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