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利用VHDL语言设计基于计算机电路中时钟脉冲原理的数字秒表。该数字秒表能对 0秒～59分59.99秒范围进行计时，显示最长时间是59分59秒，超过该时间能够进行报警。计时精度达到10ms。设计了复位开关和启停开关。复位开关可以在任何情况下使用，使用以后计时器清零，并做好下一次计时的准备。

2019-12-21 20:56:14 8KB 数字时钟

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一种基于FPGA的数字秒表设计方法

VHDL语言。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。

2019-12-21 20:34:22 538KB FPGA 秒表

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基于Multisim的数字秒表设计

利用Multisim仿真软件研究并设计一个纯硬件构成的六位数字秒表。该秒表主要包括自行设计的时钟发生电路，以74LS160为基础的计数器，以及LED译码驱动电路，外围控制电路等，并简要说明了硬件结构。仿真结果表明，该设计思路合理，可行，运行可靠，易于实现。

2019-12-21 20:27:35 523KB Multisim;数字秒表;74LS160

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基于Quartus的数字秒表设计

课程实验秒表的显示范围是00:00:00-59:59:99，显示精度为10ms，其拥有可控的自动报警功能（可通过蜂鸣器控制模块的clk端选择计数一小时后报时或者不报时，如想要报时则接通clk端，反之clk端断开，选择报时则计数达到一小时后蜂鸣器会响一声，否则蜂鸣器不响，）、可控的启动功能

2019-12-21 20:22:06 646KB 数字秒表设计

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数字电路课程实验设计设计一个数字秒表

在体育比赛、时间精确测量等场合通常要求即使精确度到1%（即10ms）甚至更高的计时装置，数字秒表是一种精确的计时仪表，可以担当此任。本课题的设计任务是设计一个以数字方式显示的计时器，即数字秒表。

2019-12-21 20:15:09 154KB 设计一个数字秒表

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eda课程设计数字秒表绝对好用！！！

这是我自己亲手做的东西当然也有所借鉴方便大家使用，顺便赚点积分 ~~

2019-12-21 20:02:07 429KB 刚刚自己做的 绝对好用

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基于FPGA的数字秒表设计

基于FPGA的数字秒表设计，运用VHDL语言，程序代码，调试成功

2019-12-21 19:56:54 1.49MB FPGA VHDL

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基于51单片机的数字秒表汇编程序+结题报告

完整的汇编代码 ASM文件附详细的结题报告内含流程图功能说明等那个有密码的pdf由于是内部资料刚想起来有密码。。。抱歉里面是关于一些信号的什么的对程序设计思想影响不大酌情下载吧。。。

2019-12-21 19:44:42 637KB 51 数字秒表 汇编报告

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哈工大 EDA课程设计 verilog编程数字秒表

哈工大 EDA课程设计 verilog编程数字秒表哈工大 EDA课程设计 verilog编程数字秒表

2019-12-21 19:34:34 129KB EDA，verilog

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数字秒表课程设计 0:00:00~9分59秒99毫秒

数字秒表课程设计主要包括启动、暂停、继续和清零等功能，计数范围是0：00：00~9分59秒99毫秒

2019-12-21 19:22:54 189KB 数字秒表

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