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基于Verilog结构化建模的16位的全减器

代码是基于Verilog结构化建模的16位的全减器；设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

2021-10-22 11:25:18 2KB verilog 全减器 减法器 结构化建模

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基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器

基于verilog HDL编写的分别显示个位和十位的十二进制加法计数器，压缩包里有vwf时序波形和最简单的testbench测试代码

2021-10-21 20:10:02 7.71MB verilog 加法计数器

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基于Verilog HDL的带左转复杂交通灯设计方案

本设计中采用EDA技术，应用目前广泛应用的Verilog HDL硬件电路描述语言，实现交通灯系统控制器的设计，利用MAX+PLUS 集成开发环境进行综合、仿真，并下载到CPLD可编程逻辑器件中，完成系统的控制作用。

2021-10-20 12:07:51 86KB verilog HDL 带左转 复杂交通灯

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基于verilog语言的简单计算器.docx

2021-10-13 21:04:01 1.68MB fpga verilog 计算器

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基于Verilog的数字频率计的设计包含代码及仿真.doc

2021-10-06 11:08:46 410KB 文档

基于Verilog HDL的SVPWM算法的设计与仿真

空间矢量脉宽调制算法是电压型逆变器控制方面的研究热点，广泛应用于三相电力系统中。基于硬件的FPGA/CPLD芯片能满足该算法对处理速度、实时性、可靠性较高的要求，本文利用Verilog HDL实现空间矢量脉宽调制算法，设计24矢量7段式的实现方法，对转速调节和转矩调节进行仿真，验证了设计的实现结果与预期相符。

2021-10-05 20:20:16 586KB 空间矢量脉宽调制； 交流永磁同步电动机； 电压型逆变器； Verilog

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基于verilog hdl 计算器

这个东西是我第一次练习用的，里面东西都经过验证

2021-10-05 14:52:31 37KB verilog 计算器

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基于verilog的 IIC(AT24C16)读写测试程序

1、基于IIC协议，采用verilog编写AT24C16驱动程序。 2、实现功能：在AT24C16的地址0~99之间顺序写入数据0~99,然后在读取出来，读取的数据通过串口调试助手显示出来。 3、测试平台Quartus 17.1

2021-10-04 19:36:02 731KB FPGA Verilog IIC AT24C16

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基于Verilog的PID控制器IP核

PID控制器IP核执行数字比例积分微分控制器（PID控制器）算法，该算法首先计算测量值之间的误差（PV）及其理想值（SP），然后使用误差作为参数来计算操作值（MV）。将调整过程以最小化误差，可用于计算PWM的占空比（脉冲宽度调制）。

2021-09-28 09:46:06 376KB verilog pid

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基于verilog的QPSK调制的实现

基于verilog的QPSK的实现，网上这种资料不多

2021-09-27 09:05:31 1KB verilog QPSK调制

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