基于Intel（Altera）的Quartus II平台FPGA的任意字节数的UART（串口）接收工程源码： 1、详细的仿真TB文件； 2、单字节 起始位1bit，数据位8bit，停止位1bit，无奇偶校验； 3、通过参数化设置，可实现任意字节数的UART接收 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/126229191》。

基于Intel（Altera）的Quartus II平台FPGA的IIC协议实现工程源码： 1、详细的仿真TB文件，包括IIC从机器件的Verilog仿真模型； 2、可实现单字节的读、写操作； 3、通过参数化设置，可实现16位或者8位地址； 4、详细的说明文件请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120719302》《https://wuzhikai.blog.csdn.net/article/details/120752864》。

改文档详细的介绍了FPGA与dsp的交互接口。特别给出了串口收发模块的详细设计说明

函数信号发生器是各种测试和实验过程中不可缺少的工具，在通信、测量、雷达、控制、教学等领域应用十分广泛。随着我国经济和科技的发展，对相应的测试仪器和测试手段也提出了更高的要求，信号发生器己成为测试仪器中至关重要的一类。

基于Altera FPGA开发板实现了搭载有软核的车牌实时识别系统。 全国大学生集成电路创新创业大赛。 ARM 片上系统设计挑战赛。 本系统通过 Verilog 在硬件平台实现车牌识别算法。测试识别正确率均在 95%以上，且平均正确率为 98.5%。

利用外部按键 控制蜂鸣器发出不同的声音。可以学习按键消抖以及蜂鸣器的驱动方式

文档是基于FPGA的数字锁相环设计，实现了高精度的时钟输出以及快速锁定

在数字通信系统的数据传输中 ， 多数通信数据为串行方式， 而大多数处理器要求数据以并行方式存储和处理，所以经常需要将串行传输的数据变换成并行传输， 或者将并行传输的数据变换成串行传输， 这时就需要串并/并串转换器。 在此介绍了串并/并串转换器基本原理， 并通过 Quartus Ⅱ 仿真平台进行仿真验证， 最后下载到 FPGA 芯片 EP1K30QC208⁃2实现了串并/并串转换器的设计， 仿真及实验结果表明采用此设计方案是可行的

1.设计制作一个自动售货机控制系统。 2.该系统能完成货物信息存储，进程控制，硬币处理，余额计算，显示等功能。 3 该系统可以管理四种货物，每种的数量和单价在初始化时输入，在存储器中存储。用户可以用硬币进行购物，按键进行选择。 4 系统根据用户输入的货币，判断钱币是否够，钱币足够则根据顾客的要求自动售货，钱币不够则给出提示并退出。 5 系统自动的计算出应找钱币余额、库存数量并显示。 数码管显示，默认显示四种商品库存；购买状态，左边第一位数码管显示商品编号、第二三位数码管显示商品的单价、第四位数码管显示商品的剩余库存、第五六位数码管显示找零的钱币，每个部分用数码管的dp点分隔开。正点原子开拓者V1工程，有单独的源程序文件和仿真文件

在百度文库找到的源代码，那个要5财富，我转过来的，希望能帮到需要的人