基于FPGA的千兆以太网ip核源码，同时支持10/100M传输，功能比较完善，验证测试过

本实验将实现视频图像的以太网传输，也相当于用用黑金的 500 万摄像头 AN5642输出。以太网传输用 Ethernet UDP网口的 UDP 数据包，提取 JP FIFO 模块用于存储摄像头 OV5640数据包的长度时，触发一次 UDP 实验时AX7325开发FPGA 来实现网络摄像头的功能。这里模组，通过配置 OV5640 的寄存器实现 JP通信协议，达到视频图像数据的快速传输。上位机通过接收JPEG 的图像数据显示在电脑上。 在 FPGA 内部，我们使用一个采集的 JPG 图像数据，当 FIFO 数据的数量达到一个的数据包发送。

Broadcom博通NetXtreme II 10 Gigabit 10千兆以太网卡驱动16.2.2.9版For WinServer 2008-32/WinServer 2008-64/WinServer 2008 R2-64/Win2012-64/Win2012 R2-64/Win8.1-32/Win8.1-64（2013年11月06日发布）Broadcom博通公司一直致力于有线和无线通信半导体

千兆以太网通信驱动模块（verilog），本模块采用windows7操作系统，用xilinxISE14.7软件，NetAssist，Xcap软件，AX516芯片。对千兆以太网双向通信做了验证。

芯片是88E1111，千兆以太网下发送UDP包，Verilog HDL。

基于FPGA的千兆网ARP&UDP;协议传输实例，包括ARP请求实现、ARP应答接收解析物理地址、按键发送UDP数据包，一次性发送1200个字节（数据长度可调）

88e1111的资料，网上收集别人，与大家共享

千兆以太网RJ45插座手册,需要的快下，不错的资源

基于FPGA的UDP硬件协议栈， 全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。 支持外部phy的配置，支持GMII和RGMII模式。 以下是接口 input clk50, input rst_n, interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en

BCM5396 and BCM5389/BCM5387 Design Guidelines， 文档编号：538X_5396-AN105-R。538X_5396-AN102-R 04/24/06 Updated。文档页数68页。千兆以太网交换芯片的设计手册，硬件设计必备。