学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2 HDL 综合器 2.3.3 仿真器 2.3.4 适配器 2.3.5 下载器 2.4 QuartusII 简介 2.5 IP 核简介 【习题】 第 3 章 FPGA/CPLD 结构与应用 3.1 概述 3.1.1 可编程逻辑器件的发展历程 3.1.2 可编程逻辑器件的分类 3.2 简单可编程逻辑器件原理 3.2.1 电路符号表示 3.2.2 PROM 3.2.3 PLA 3.2.4 PAL 3.2.5 GAL 3.3 CPLD 的结构与工作原理 3.4 FPGA 的结构与工作原理 3.4.1 查找表逻辑结构 3.4.2 Cyclone/CycloneII 系列器件的结构与原理 3.5 硬件测试技术 3.5.1 内部逻辑测试 3.5.2 JTAG 边界扫描测试 3.5.3 嵌入式逻辑分析仪 3.6 FPGA/CPLD 产品概述 3.6.1 Lattice 公司CPLD 器件系列 3.6.2 Xilinx 公司的FPGA 和CPLD 器件系列 3.6.3 Altera 公司FPGA 和CPLD 器件系列 3.6.4 Actel 公司的FPGA 器件 3.6.5 Altera 公司的FPGA 配置方式与配置器件 3.7 编程与配置 3.7.1 JTAG 方式的在系统编程 3.7.2 使用PC 并行口配置FPGA 3.7.3 FPGA 专用配置器件 3.7.4 使用单片机配置FPGA 3.7.5 使用CPLD 配置FPGA 【习题】 第 4 章 VHDL 设计初步 4.1 多路选择器的VHDL 描述 4.1.1 2 选1 多路选择器的VHDL 描述 4.1.2 相关语句结构和语法说明 4.2 寄存器描述及其VHDL 语言现象 4.2.1 D 触发器的VHDL 描述 4.2.2 VHDL 描述的语言现象说明 4.2.3 实现时序电路的VHDL 不同表述 4.2.4 异步时序电路设计 4.3 1 位二进制全加器的VHDL 描述 4.3.1 半加器描述 4.3.2 CASE 语句 4.3.3 全加器描述和例化语句 4.4 计数器设计 4.4.1 4 位二进制加法计数器设计 4.4.2 整数类型 4.4.3 计数器设计的其他表述方法 4.5 一般加法计数器设计 4.5.1 相关语法说明 4.5.2 程序分析 4.5.3 含并行置位的移位寄存器设计 【习题】 第 5 章 QuartusII 应用向导 5.1 基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程 5.1.3 编译前设置 5.1.4 全程编译 5.1.5 时序仿真 5.1.6 应用RTL 电路图观察器 5.2 引脚设置和下载 5.2.1 引脚锁定 5.2.2 配置文件下载 5.2.3 AS 模式编程配置器件 5.2.3 JTAG 间接模式编程配置器件 5.2.3 USB Blaster 编程配置器件使用方法 5.3 嵌入式逻辑分析仪使用方法 5.4 原理图输入设计方法 5.4.1 设计流程 5.4.2 应用宏模块的原理图设计 【习题】 【实验与设计】 5-1. 组合电路的设计 5-2. 时序电路的设计 5-3. 设计含异步清0 和同步时钟使能的加法计数器 5-4. 用原理图输入法设计8 位全加器 5-5. 用原理图输入法设计较复杂数字系统 第 6 章 VHDL 设计进阶 6.1 数据对象 6.1.1 常数 6.1.2 变量 6.1.3 信号 6.1.4 进程中的信号与变量赋值 6.2 双向和三态电路信号赋值例解 6.2.1 三态门设计 6.2.2 双向端口设计 6.2.3 三态总线电路设计 6.3 IF 语句概述 6.4 进程语句归纳 6.4.1 进程语句格式 6.4.2 进程结构组成 6.4.3 进程要点 6.5 并行语句例解 6.6 仿真延时 6.6.1 固有延时 6.6.2 传输延时 6.6.3 仿真δ 【习题】 【实验与设计】 6-1. 七段数码显示译码器设计 6-2. 八位数码扫描显示电路设计 6-3

简易8位RISC处理器设计

多功能数字钟VHDL程序 本文所设计的数字钟具有通过reset键对时、 分、 秒调整功能.该设计分为六个部分： 六进制计数器 counter6，十进制计数器 counter10 ，二十四进制计数器 counter24， 时钟模块 bclock， LED扫描显示模块 ledctrl，以及顶层设计。设计使用VHDL 语言， 程序代码如下：

这是十进制计数器，当设计文件加载到目标器件后，将数字信号源的时钟 选择为 1HZ，使拨动开关 K1 置为高电平（使拨动开关向上），四位 LED 会按照实验 原理中依次被点亮，当加法器加到 9 时，LED12（进位信号）被点亮。当复位键（按 键开关的 S1 键）按下后，计数被清零。如果拨动开关 K1 置为低电平（拨动开关向 下）则加法器不工作。

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基于FPGA的篮球计分器，使用VHDL语言，具有计分功能，计时功能，小节显示功能，本人课程设计作品，亲自调试。

基于VHDL语言的流量计费器，可以设置不同梯度对应的费用，进行分段计费，可用于模拟出租车计费、智能水表等。适用于初学数电、入门FPGA和VHDL。

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