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基于FPGA的锁相环位同步提取电路设计

同步是通信系统中一个重要的问题。在数字通信中，除了获取相干载波的载波同步外，位同步的提取是更为重要的一个环节。因为只有确定了每一个码元的起始时刻，才能对数字信息作出正确的判决。利用全数字锁相环可直接从接收到的单极性不归零码中提取位同步信号。

2022-12-30 18:29:11 101KB FPGA

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基于CORDIC算法的数控振荡器的FPGA设计

数控振荡器在数字信号处理中有着广泛的应用。本文研究并实现了基于CORDIC算法的流水线型数控振荡器。仿真和验证结果表明,该方法较之查找表法精度高,且结构简单、耗费资源少,非常易于FPGA实现。

2022-12-29 21:06:33 96KB CORDIC算法 数控振荡器 FPGA 文章

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led密码算法verilog实现

2022-12-29 19:26:50 4KB LED 轻量级密码算法 verilog fpga

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rdiArgs.rar

ISE Windows 8/10环境下运行PlanAhead图形化管脚分配工具时，闪退问题的解决办法，将资源中的rdiArgs.bat替换安装目下的同名文件。 \Xilinx\14.7\ISE_DS\PlanAhead\bin\rdiArgs.bat

2022-12-29 17:52:38 922B FPGA ISE PlanAhead 闪退

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FPGA控制W5500完成UDP数据环回测试

FPGA控制W5500进行UDP数据环回测试，FPGA使用的是cyclone4，ep4ce6f17c8，开发环境是quartus2 13.1 ，仿真软件是modelsim10.c，整个软件工程重新分配引脚和例化ram后可移植到任一FPGA平台。软件将SPI底层和上层应用分开，因此也可以用于Ｗiznet其它以太网芯片。

2022-12-29 16:48:01 44.95MB FPGA/CPLD W5500 Wiznet UDP

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pg054-7series-pcie.pdf

pg054-7series-pcie 官方资料对PCIe编程爱好者具有参考和借鉴意义。

2022-12-29 14:44:56 10.44MB fpga pcie gtx xilinx

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信号发生器设计

2022-12-29 00:51:54 738KB 信号发生器 FPGA

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XILINX黑金AX309UCF约束文件

XILINX黑金AX309UCF约束文件,要用哪个管脚直接复制，然后改信号量

2022-12-28 22:13:41 13KB FPGA

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中科大FPGAOL平台测试文件，测试sw/LED功能，FPGAOL 2.0版本

中科大FPGAOL平台测试文件，包括bit文件、源代码、约束文件、ISE工程文件

2022-12-28 21:02:57 8KB fpga

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CAN总线接口的FPGA设计与实现-综合文档

CAN总线接口的FPGA设计与实现

2022-12-28 19:04:44 1.86MB can 总线接口 fpga 设计

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