搜索【，Verilog】的结果

西工大Verilog数字系统设计

西工大Verilog数字系统设计实验程序：VGA显示图片、串口通信、秒表，内附报告（Word版，可编辑）

2022-06-12 21:54:40 2.87MB npu

1

BT 656 Encoder 编码器模块（verilog）

积分最低，BT 656 Encoder 编码器模块（verilog），已经在modelsim仿真和DE2平台测试过。

2022-06-12 20:08:01 1KB BT656 Encoder 编码器 verilog

1

皮秒级TDC设计_ tdc原理介绍csdn, tdc的ver ilog实现-硬件开发文档类资源

文档讲述了TDC的设计原理及FPGA实现方法，个人主页有相关资料

2022-06-12 19:04:53 10.7MB 皮秒级TDC设计 tdc原理介绍 tdc的verilog实现

Verilog FPGA实现对交通信号灯的控制

本报告详细的说明了课程设计的过程，开发过程使用飓风3,芯片，DE0开发板，使用VeriLog编程语言实现对交通信号灯的控制。

2022-06-12 15:15:36 87KB Verilog FPGA 数电课程设计

1

基于FPGA的m序列信号发生器设计

m序列是最长线性反馈移位寄存器序列的简称，它是由带线性反馈的移位寄存器产生的周期最长的一种伪随机序列。是由移位寄存器、反馈抽头及模2加法器组成。m序列一旦反馈多项式及移位寄存器初值给定，则就是可以预先确定并且可以重复实现的序列，该特点使得m序列在数据白噪化、去白噪化、数据传输加密、解密等通信、控制领域使用广泛。因此，深入学习研究m序列具有重要的实际意义。

2022-06-11 23:41:30 56KB M序列 信号发生器 FPGA verilog

1

串行乘法器verilog HDL设计代码

移位相加法乘法器设计原理是从被乘数的最低位开始判断，若为1，则乘数左移i（i=0,1...(WIDTH-1)）位后，与上一次和相加；若为0，则乘数左移i位后，以0相加，直至被乘数的最高位。

2022-06-11 10:43:47 2KB 串行乘法器

1

FPGA控制VGA输出实现乒乓球游戏_verilog

利用FPGA控制VGA输出在CRT显示器上实现乒乓球游戏，工程在\project文件夹里面;源文件和管脚分配在\rtl文件夹里面;下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。在xilinx xc3s400调试通过

2022-06-11 09:40:11 998KB FPGA VGA 乒乓球 verilog

1

y86_processor:在Verilog HDL上构建并仿真的Y86处理器

y86_processor 在Verilog HDL上构建并仿真的Y86处理器

2022-06-10 23:46:29 2KB Verilog

1

基于Verilog的VGA转HDMI实验

使用Verilog实现的VGA转HDMI,使用0V7725摄像头提供图像数据，并成功显示在HDMI接口的显示器

2022-06-10 21:00:32 7.17MB FPGA

1

如何用verilog写好状态机

fpga设计中状态机的重要性是不言而喻的，此书描述了verilog语言最优状态机的实现。

2022-06-10 17:02:46 332KB verilog如何写好状态机

1

个人信息

热门下载

最新下载

其他资源