目前 VGA技术的应用还主要基于 VGA显示卡的,而在一些既要求显示彩色高分辨率图像又不使用计算机的设备上,VGA技术的应用却很少。本文对基于 FPGA/CPLD的嵌入式 VGA显示的实现方法进行了研究。
2021-12-27 19:02:34 200KB 嵌入式 VHDL FPGA CPLD
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基于FPGA设计的智能电梯控制器设计WORD文档+quartus13.0工程Verilog源码文件,可以做为你的课程设计参考。 1.1 设计要求 ① 楼层的高度大于等于6,根据降低运行成本的原则,设计并实现一个以方向优先电梯调度算法。 ②要求能够使用按键模拟对电梯的控制,为了便于观察,将电梯所在的楼层(1~6)用数码管显示出来,将电梯的上下楼状态(上,下,开门,关门,静止)用发光管或数码管显示出来,并且能够实现对电梯实现锁定禁止运行。 ③ 画出电梯控制器的状态机,写出状态编码方案。 ④ 用Verilog语言对设计进行描述,并下载到实验板上调试成功,适当增加比较符合现实的控制限制。 ⑤ 写出设计性实验报告,并打印各层次的源文件和仿真波形,然后作简要说明。 并谈谈此次实验的收获、感想及建议 1.2 设计思路 我把电梯的状态分为三种:上升、下降、停留(其中包括开门、关门、禁止),状态分别编码为00、01、10来识别。楼层设计为六层,一般的电梯在每层外面都有上下请求的按钮,还有电梯内部的一楼到六楼的请求,以及持续开门、关门的请求。我们可以通过按键的输入对各种变量进行赋值,代表不同的请求,然后用case语句分各个楼层进行条件判断,每层分为两大块的响应,即本层有无需求,若有需求,则进行开门动作,若无需求,则分上升的状态和下降和停留的状态,分别又有不同的请求(除第一层和第六层特殊,只有上升的或下降的请求),上升下降分别作不同的响应(主要对i值进行变化)即可 输入主要用按键实现(六个楼层加向上向下两个,共八个),电梯的状态分为4种,上升,下降,停留,禁止分别用4个LED灯来表示,用数码管显示电梯所在楼层。对电梯的锁定操作,是同时按上下两个按键,电梯锁定的操作是电梯自动回到一楼,并对请求无任何响应。 之后对该系统进行了改进,对于开门与关门的区别,我采用LCD显示,主要是对停留状态进行进一步分解,停留时对LCD显示进行控制,从而显示开门关门状态。 module dianti(ledup,leddown,ledforbid,ledstay,A,B,c1,c2,c3,c4,c5,c6,clock,out,LCD_DATA,LCD_EN, LCD_RS, LCD_RW, LCD_ON, LCD_BLON,test); output ledup,leddown,ledstay,ledforbid; output [6:0]out; output LCD_EN, LCD_RS, LCD_RW, LCD_ON, LCD_BLON; output [1:0]test;//用于测试开门关门状态 input A,B,clock,c1,c2,c3,c4,c5,c6; inout [7:0]LCD_DATA; //.输入输出变量的声明 reg [4:0] floor1; reg [5:1] floor2; reg [5:0] floor3; reg [3:0] i; reg [1:0] s; reg [6:0]out; reg [3:0]t; reg [1:0]control; //寄存器变量 wire clk_out;//分频后的输出时钟 wire [1:0]test; reg ledup,leddown,ledforbid,ledstay; assign test=control; Clock c(clock,clk_out); //分频 LCD d(clock,control,LCD_DATA,LCD_EN, LCD_RS, LCD_RW, LCD_ON, LCD_BLON);//LCD显示 always @(posedge clk_out) begin t<=t+4'b0001; ledup<=(s==2'b01 &&!(A==1 && B==1) ); //电梯上升中 leddown<=(s==2'b10 &&!(A==1 && B==1));//电梯下降中 ledforbid<=(A==1 && B==1);// 电梯处于锁定 ledstay<=(s==2'b00&&!(A==1 && B==1));//电梯停留 if( A==1 && B==0) begin // request up if(c5==1) floor1[4]<=1; if(c4==1) floor1[3]<=1; if(c3==1) floor1[2]<=1;
multiexp-a5gx 基于的,基于FPGA的PCIe硬件加速器,用于模块化多幂运算。 概述 multiexp-a5gx加快了大Crandall素数(即,小k [ ]的形式为2 n -k的素数)的批处理模块式多重幂运算。 算法 给定一个克兰德尔素数p,并且两个矢量G和E,其中G是碱和E是指数,定义模块化multiexponentiation如 如下定义批量模块化乘幂运算:给定一个底数为G的向量,以及指数为E j的j个向量,计算该向量 与朴素的方法相比,有许多算法可以提高模块化多重幂运算的速度(即,将每个基数幂成对应的指数,然后计算乘积)。 其中大多数涉及预计算步骤,其结果可在其余计算过程中重复使用,从而减少了总体工作量[ ]。 由于我们重复使用相同的基数G ,因此我们选择一种算法,其预计算仅涉及G而不涉及E j 。 我们的算法类似于同时2 w进制方法[ ,第]。 但是,由
2021-12-27 10:49:43 1.31MB Verilog
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基于FPGA的NTSC制式电视信号输出,通过ADV7123完成数字转模拟信号,将电视模拟信号输出给显示器进行ntsc制式显示
2021-12-26 22:11:58 6KB NTSC制式 FPGA verilog 电视模拟信号
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本文详细讨论了基于FPGA的mif文件创建与使用,对于mif文件创建与使用均给出了两种可行性的方法。mif文件具有固定格式,而对mif文件使用主要就是对mif。文件begin与end之间的内容进行修改。本文以四位二进制加法查找表的实现为例,给出了m(Matlab)语言源程序。
2021-12-26 16:28:00 164KB FPGA
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摘要:本文提出了基于FPGA的IIR数字滤波器的设计方案。首先,用双线性变换法设计出巴特沃兹数字带通滤波器的相关参数;其次,利用Matlab软件对所设计的滤波器进行了仿真分析;最后,利用Quartus II软件进行了模块设计和功能仿真。实验结果证明了本方案的可行性。   1.引言   数字滤波器在通信、自动控制、雷达、军事、航空航天、医疗、家用电器等众多领域得到了广泛的应用。其中IIR数字滤波器和FIR数字滤波器是目前人们使用较多的两种。数字滤波器通常采用计算机软件、专用数字滤波器、DSP器件或可编程逻辑器件(如FPGA)实现。因为,用FPGA实现数字滤波器具有实时性强、灵活性高、处理速度
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FPGA 图像处理 verilog 基于FPGA的数字图像处理原理及应用程序源代码
2021-12-24 16:43:12 44KB FPGA 图像处理 HDL
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基于FPGA的FIR数字滤波器设计与仿真
2021-12-24 16:04:25 199KB fir FPGA 滤波器
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常用的数字滤波器有FIR数字滤波器和IIR数字滤波器。FIR数字滤波器具有精确的线性常用的数相位特性,在信号处理方面应用极为广泛,而且可以采用事先设计调试好的FIR数字滤波器IP Core来完成设计。
2021-12-24 13:59:31 90KB FPGA 四阶IIR 数字滤波器 文章
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摘要:本文设计了一种基于FPGA的数字电视信号友生器,该信号发生器以一种单芯片多配置的方案,针对系统各部分功能特性和性能进行选片没计,并利用FPGA内部存储资源来生成各种测试信号的图像。   电视信号的数字化使得数字电视设备越来越受到广大电子消费者的青睐,如何选择自己理想的数字电视产品,也成了消费者关心的问题,评价、测试电视系统与设备运行的质量状况成为广播电视行业所关注的热点。而数字电视信号发生器能提供可视的测试图像信号,直观、快捷的测试方法,因此,数字电视信号发生器成为目前电子设计的热门研究课题,他在数字电视节目制作播出、科研、生产以及售后服务过程中起着不可或缺的作用。本文设计了一种基于F
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