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AES加密算法verilog实现

使用硬件描述语言编写的加密算法实现，已经通过FPGA验证。使用硬件描述语言编写的加密算法实现，已经通过FPGA验证。

2022-06-25 11:32:04 80KB AES 加密

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基于FPGA的verilog语言的双人对战井字棋程序

基于FPGA的verilog语言的双人对战井字棋程序，用8x8的双色点阵显示，4x4的矩阵键盘1~9实现双人对战，只有一个bug，不能判断输赢！！！！！

2022-06-25 09:08:10 4.26MB fpga verilog

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Verilog HDL入门__（美）Bhasker著

Verilog HDL入门，verilog学习经典，适合HDL入门学习，是芯片前端设计的基础。

2022-06-25 00:04:13 58.82MB verilog

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黑金Sparten6开发板教程

黑金Sparten6开发板详细开发教程，包括多个例程，让你掌握开发板的各种资源

2022-06-24 16:00:15 20.65MB Sparten6 Verilog

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NC_Verilog使用说明.pdf

NC_Verilog使用说明.pdf 包括实验lab 使用详细说明以及界面

2022-06-24 14:55:44 597KB NC_Verilog

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电子科技大学数字逻辑综合实验：实验4-Verilog时序逻辑设计.pdf

1．根据边沿D触发器74x74的原理图编写设计和仿真模块。 2．根据通用移位寄存器74x194的原理图编写设计和仿真模块。 3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器，编写设计和仿真模块。 4．根据4位同步计数器74x163的原理图编写设计和仿真模块。 5．输入为100MHz的系统时钟，采用7片74x163和其它小规模逻辑门设计1Hz的数字信号。 6．在FPGA开发板上调试3位LFSR计数器。

2022-06-24 12:33:07 1.31MB verilog fpga 数字逻辑

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verilog DDS正弦波，三角波生成函数

verilog DDS正弦波，三角波生成函数，有具体的文档说明

2022-06-24 09:51:35 495KB Verilog DDS

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verilog实现计算机组成原理单周期处理器代码加报告

单周期cpu处理器代码加报告，可执行mips13条指令包括j，jr，jal，slt，addi，addiu

2022-06-23 22:04:21 1.64MB 计算机组成原理 单周期处理器 单周期cpu verilog

veriloga实例_verilog/verilog-a_PLLverilog_锁相放大器_锁相放大_

硬件描述语言，veriloga实例，包含运算放大器，锁相环等模块。

2022-06-23 13:40:02 32KB verilog/verilog-a PLLverilog 锁相放大器 锁相放大

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spi.zip，verilog编写的RTL、Testbench和tcl文件

博文【Verilog实战】SPI协议接口的设计和功能验证（附源码）的完整源码

2022-06-22 16:23:43 13KB fpga开发 spi verilog 代码

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