适用于 Zynq 的 HLS AXI 主控和 Yocto 内核驱动程序 微型板上的完整流程示例，包括中断处理 这是一个应用程序模板，可帮助希望通过自定义 AXI Master 将数据从 Axi Stream 源传输到 Zynq DDR 的用户。 包括中断生成、Linux 内核设备驱动程序和相应的 Yocto 配方。 此版本是为编写的，使用 。 此信息同样适用于使用 AXI4 互连的其他赛灵思板卡和架构。 提供的示例设计是为编写的。 包含在本文档中： Vivado 高级综合项目 此 ANSI C 代码将从 Axi Stream Slave 连接获取数据，并将写入 Axi Master 连接，在 sw 指定地址处，并在预定义的数据传输次数后生成中断 编译后，它将生成一个适合在 Vivado IP Integrator 中使用的 IP 基于 Vivado IP 集成器的项目该项目实例化

按键检测与消抖的verilogHDL实现，具有很完善的接口定义，宏定义方便用户更改为适合自己的开发板，已经通过FPGA和ASIC验证。

用VHDL语言写的ps2接口键盘通信模块，只能从键盘接受按键的键值

用VHDL检测扫描PS2键盘的程序，读取键值，并用一个数码管显示出来

vhdl中数字跑表实用程序，简洁明了，印象深刻

基于vhdl的密码锁设计程序，经运行已经没问题！

基于VHDL的出租车计费器实现，代码解释详细，课程设计通过

本文设计的交通信号控制电路更趋于理性化和智能化，交通部门可以依据各路段各个时间点交通的繁忙状态和路况的复杂程度，利用CPLD的可擦除性，根据时段或路段进行不同的设置，避免了资源浪费。而且，CPLD的可扩展性也有利于交通部门在新的交通功能发明之后，在原有交通灯的基础上进行扩展，而不必重新设计，全部更换。

基于FPGA的VHDL数字频率计 测试范围1hz- 1M 经典的测量范围

VHDL 数字时钟源代码 具有较时功能，带秒表 分频，电子自动化设计练习