verilog实现占空比50%的3分频 通过上升沿和下降沿分别触发模3 的counter 再通过组合逻辑实现占空比1:1

一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）; 2、 选择好算法，进行verilog语言编程，再写好testbench并进行编译与功能仿真； 3、 在中进行初步综合； 4、 完成实验报告；

4路组cache，verilog实现

代码实现ddr3功能，并非控制器功能

用verilog实现3——8译码器，经测试可用

matlab实现傅里叶变换代码Verilog中的Hilbert变换 Verilog中离散Hilbert变换（在信号处理中经常使用）的顺序实现。 包括了整个Xilinx项目，其中一些支持MATLAB代码，以进行十进制到二进制和二进制到十进制的转换，以及绘制输出的图形。 它以32点作为输入（每个输入为32位线），并给出32点（在进行hilbert变换之后）。 这是我花了7天的时间编写的，在此期间，我第一次学习了verilog，快速傅立叶变换算法和其他一些东西。 结果，这种实现方式肯定不是很优雅。 然而，该代码确实在2014年Techkriti年度FPGA设计挑战赛中获得了二等奖，该挑战是IIT-Kanpur年度技术节。

基2，8点DIT-FFT，三级流水线verilog实现，输入采用32位输入，计算精度较高，且注释清楚，方便参考。

costas环verilog实现,包含完整的verilog代码

verilog实现浮点数加法运算，采用单精度浮点型格式，实现硬件浮点数相减，并且可以根据需要更改其浮点型减法的精度

用verilog语言实现一个简单的spi时序逻辑，代码风格简洁规范。