Verilog / FPGA高效的Viterbi解码算法。 概述 维特比算法作为卷积码的最大似然（ML）解码技术而闻名。 （n，k，m）维特比解码器中的路径存储单元负责跟踪与由路径度量单元指定的尚存路径相关联的信息位。 维特比解码器和二进制卷积码由三元组（n，k，m）表示，其中： 每当接收到k个输入位时，就会生成n个输出位。 k是输入序列的数量（因此，编码器由k个移位寄存器组成）。 m表示必须存储在编码器中的先前k位输入块的数量。 格子图 格状图通常用于可视化维特比算法如何做出最大似然（ML）解码决策。 带有最终ML路径的示例网格如下所示 新颖的路径内存节省技术 Viterbi解码器通常基于FPGA / ASIC，因此在路径存储器的大小上具有上限。 提出了一种用于节省路径存储器的新颖方法，用于维特比解码器。 成功开发了许多使用该路径存储器的回溯式维特比解码器。这表明，使用这种高效存储

IonCube v8.3 Decoder

神经机器翻译 这是使用Encoder-Decoder机制以及Attention机制（（ ）于2016年引入的神经机器翻译的一种实现。Encoder-decoder体系结构通常使用一种编码器，该编码器对将源句子转换成固定长度的向量，解码器根据该向量生成翻译。 本文推测使用固定长度向量是提高此基本编码器-解码器体系结构性能的瓶颈，并建议通过允许模型自动（软）搜索源语句的一部分来扩展此范围。与预测目标词相关，而不必明确地将这些部分形成为一个困难的部分。 编码器： seq2seq网络的编码器是RNN，它为输入句子中的每个单词输出一些值。 对于每个输入字，编码器输出一个向量和一个隐藏状态，并将隐藏状态用于下一个输入字。 解码器： 在最简单的seq2seq解码器中，我们仅使用编码器的最后一个输出。 最后的输出有时称为上下文向量，因为它对整个序列中的上下文进行编码。 该上下文向量用作解码器的初始隐

Xilinx ISE RS编码解码IP核的License

crc编码代码matlab CRC编码器和解码器 第1部分– CRC校验实现（12个标记）。 您将使用生成多项式g（x）= x5 + x3 + 1，其中（n，k）=（20,15）。 使用MATLAB，Python或您选择的语言，编写以下两个函数： •crc_encode（x）：此函数按照类中给出的步骤，使用生成多项式g（x）对x进行编码。 参数x是位{0,1}的长度15矢量。 返回长度为20的CRC编码的矢量{{0,1}}。 •crc_decode（b）：给定生成器多项式g（x），此函数确定b是否通过CRC。 参数b是一个长度为20的位{0,1}的向量。 如果b通过CRC，则返回1，否则返回0（即，如果b包含错误，则返回1，否则返回0）。 第2部分– CRC校验模拟（4个标记）。 使用第1部分中的功能，编写两个仿真脚本，如下所示： •sim_single（p，x）：该脚本以15位向量x作为输入，并使用第1部分中的CRC编码器对x进行编码。以概率p（（请参阅下面的注释；由于这是一个随机过程，因此可能没有翻转位。 运行CRC解码器以确定CRC是否检测到错误。 最后，脚本将以下内容打印到屏幕

avs数字音频编码技术和AVS音频标准P3，P10，PS，非官方标准当，也很有用

Matlab代码verilog LDPC_解码器 低密度奇偶校验解码器 这是我为ECEN 654最终项目开发的LDPC解码器。 它目前隐含速率为0.5的代码，但几乎已完全参数化，因此它只需很小的变化即可生成任意H矩阵的解码器。 它由MATLAB仿真组成，用于验证算法并生成Verilog实现的测试数据。 顶级Verilog模块由script_LDPC_v生成，该脚本调用verigen，后者使用打印语句生成LDPC.v。 Verilog生成文件没有经过重构，因此非常麻烦，但是其余的MATLAB仿真文件经过了优化，即使对于高SNR值，也可以快速评估变化。

BCH解码的VHDL源程序工程文件，可进行功能仿真，解码采用梅吉特译码，两个校正子计算电路分时工作，循环吗（15，11）码，可纠正1位错误

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