导读：本文设计了一种高性能CMOS电荷泵锁相环电路，通过对传统电荷泵电路的改进，提高了充放电电流的匹配性，有效抑制了锁相环输出的相位偏差，提高了环路的稳定性。 　　锁相环（phase-locked loop,PLL）是一个闭环负反馈系统，能够准确地产生一系列与参考频率同相位的频率信号，是现代通信及电子领域中必不可少的系统之一，通常被用于频率合成、同步信号产生、时钟恢复以及时钟产生等。电荷泵锁相环（charge pump phase-locked loop,CPPLL）因其自身所具有的开环增益大、捕获范围宽、捕获速度快、稳定度高和相位误差小等优势，现已广泛应用在无线通信领域中。 　　在整个电

ADF41513中文手册

锁相环(PLL)电路存在于各种高频应用中，从简单的时钟净化电路到用于高性能无线电通信链路的本振(LO)，以及矢量网络分析仪(VNA)中的超快开关频率合成器。   参考上述各种应用来介绍PLL电路的一些构建模块，以指导器件选择和每种不同应用内部的权衡考虑，这对新手和PLL专家均有帮助。并且在文中参考了ADI公司的ADF4xxx和HMCxxx系列PLL和压控振荡器(VCO)，并使用ADIsimPLL（ADI公司内部PLL电路仿真器）来演示不同电路性能参数。

2005 电子书 锁相环(PLL)电路设计与应用

用STM32F103采用SPI的方式实现与ADF4351的通信 ，实现锁相环芯片的控制

沿RF锁相辅助的光纤环路链路上任意中间点的精确时延传感和工作台频率分配

附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL 附件是数字PLL的MATLAB仿真源码，可以仿真BPSK、QPSK的DPLL

基于FPGA的全数字锁相环

版本5.1.0只有软件，视频教程优酷有人上传过，看过教程就会了，正版软件

SOGI-PLL模型，其基本结构由自适应滤波器和传统PLL构成。SOGI-PLL需要注意的关键参数有：输入信号v，自适应滤波器输出的正交信号v^'和qv^'，Park变换的输出信号v_d和v_q，PD模块输出的控制信号v_f，输出信号的频率w^'和相角θ^'。