1．异步二进制加法计数器
2．异步二进制减法计数器
3．D触发器组成异步计数器
4．其它进制异步计数器
5．同步计数器
6．集成计数器
2021-06-14 19:46:09
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该文档为打报告形式，用VHDL语言在Quartus13.1坏境下运行，可实现0~999任意进制计数器的实现以及数码管显示.完整代码请看我上传的文件
2021-06-14 14:48:44
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三位二进制加一计数器。
原始条件：使用D触发器( 74 LS 74 )、“与”门 ( 74 LS 08 )、“或”门( 74 LS 32 )、非门 ( 74 LS 04 )，设计三位二进制加一计数器。
2021-06-11 15:35:54
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CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现8种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十二进制，二十四进制，二十八进制，三十进制，三十一进制，六十进制，三百六十五进制。
2021-06-10 19:28:28
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含有protues图和程序（全注释，连变量都注释）
1、数字钟：时、分，小时用二十四进制显示，分钟用六十进制显示。
2、显示采用动态数码管显示方式
3、动态时显示六位：时 分 秒 用按键可切换显示年月日
4、具有清零的功能，且能够对小时、分钟进行调整（校时）。
5、具有整点、半点报时功能，整点用声音次数报时，半点特殊声音报时。
2021-06-10 14:42:38
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Quartus ii 13.0 与 Verilog实现8位计数器，Modelsim仿真，有testbench。
2021-06-09 23:31:06
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