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基于Verilog HDL设计的定时器系统
基于Verilog HDL设计的定时器系统
2019-12-21 18:49:21
776KB
定时器
1
精通Verilog HDL_IC设计核心技术实例详解
精通Verilog HDL_IC设计核心技术实例详解
2019-11-01 02:26:38
55.36MB
Verilog
HDL_IC
1
精通Verilog HDL:IC设计核心技术实例详解
早期对verilog HDL的描述,里面对JPEG也有一定的讲解。
2019-11-01 02:21:46
55.36MB
Verilog
HDL
1
轻松成为设计高手-Verilog HDL实用精解的代码
轻松成为设计高手-Verilog HDL实用精解的代码
2013-09-08 00:00:00
1.92MB
Verilog
HDL
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