本人花了一年写的代码、、都可以用、、希望大家喜欢

数字电压表的设计，范围0到5V之间，基于FPGA控制的VHDL程序

采用VHDL语言模块化设计方法，附gdf格式顶层图与COUNT时钟计数主模块接线图。 (一)技术要求： 1.十二进制数字钟，能显示时、分、秒，并可进行时和分的快速校正，秒的清零。 2.有整点报时功能，从59分56秒开始，每秒报时一次，直到00分00秒为整点报时。整点报时的频率与其他几响不同。 3.数码显示部分采用动态扫描显示法，能指示时钟驱动信号频率 LIGHT[0]，要求计数器模块异步清零。 (二)模块划分：底层模块：小时控制模块（24进制）、分钟、秒控制模块（60进制）响铃控制模块、时间set模块、响铃控制门闸模块；顶层模块(三)器件型号：Altera公司的FPGA芯片FLEX10K系列20TC144－4或Lattice公司的ISPSI1032－70LJ80

通过EDA实现计时，通过VHDL语言编程，生成模块，加入输入输出，已达到计时的效果。

运算器的VHDL实现（含仿真波形），可解压后直接在PROJECT里打开，仿真。

VHDL分频器_占空比50％_将FPGA板上的50Mhz的信号分频为1hz时钟信号

VHDL学习入门教程，详细，内容全面，体系完备，有电路基础，模拟电路和数字电路等基础理论，又有电子元器件检测电路仿真与设计等操作性强的内容还有PLC,单片机，CPLD等综合应用方面知识

本文档的主要内容详细介绍的是VHDL硬件描述语言入门教程资料免费下载包括了：1.  VHDL语言基础，2. VHDL基本结构，3. VHDL语句，4. 状态机在VHDL中的实现，5. 常用电路VHDL程序，6. VHDL仿真，7. VHDL综合   HDL----Hardware Description Language 一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。   优点： HDL设计的电路能获得非常抽象级的描述。如基于RTL（Register Transfer Level）描述的IC，可用于不同的工艺。 HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。 HDL设计的电路类似于计算机编程。 VHDL 概述： VHDL VHSIC Hardwarter DescripTIon Language VHSIC Very High speed integrated circuit   VHDL是美国国防部在20世纪80年代初为实现其高速集成电路硬件VHSIC计划提出的描述语言; IEEE从1986年开始致力于VHDL标准化工作，融合了其它ASIC芯片制造商开发的硬件描述语言的优点，于93年形成了标准版本（IEEE.std_1164）。   1995年，我国国家技术监督局推荐VHDL做为电子设计自动化硬件描述语言的国家标准。   VHDL优点： 覆盖面广，系统硬件描述能力强，是一个多层次的硬件描述语言; VHDL语言具有良好的可读性，既可以被计算机接受，也容易被人们所理解; VHDL语言可以与工艺无关编程; VHDL语言已做为一种IEEE的工业标准，便于使用、交流和推广。 VHDL语言的不足之处： 设计的最终实现取决于针对目标器件的编程器，工具的不同会导致综合质量不一样。

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基于VHDL的数字密码锁设计，李赛，梁颖，由于数字密码锁的优点，它越来越受到大家欢迎，而更广泛的应用在实际中。数字密码锁主要完成密码输入、密码核对、密码清除、密码