紫光同创 DDR3 控制器 IP 仿真工程，从 Modelsim 进入文件夹可以直接运行仿真。如果要编译工程，需要删除 work 文件夹，然后运行 run.bat 文件。
2022-09-02 13:44:33
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内容名称：DDR3（AXI4接口）工程代码
工程环境：Xilinx VIVADO 2018.3
内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，设计了外部读写模块 Verilog 代码，并对读写模块进行封装，封装成一个类似 Block RAM / FIFO 的黑盒子，以便在实际使用中直接调用外部接口。本工程将核心参数（比如数据位宽、DDR 突发长度、数据量大小等）设置成 parameter，便于读者根据自身项目需求进行调整。本工程经过 FPGA 上板实测，工程建立与代码实现的原理已在博客主页进行讲解，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握 Verilog。
阅读建议：结合主页博客讲解进行阅读。
2022-08-31 16:48:25
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内容名称：DDR3（APP/Naive 接口）工程代码
工程环境：Xilinx VIVADO 2018.3
内容概要：使用 Xilinx VIVADO 中的 MIG IP 核，读写位宽设置为 128 比特，并设计了外部读写模块 Verilog 代码，直接对 Xilinx 定义的 APP 接口进行操作。本工程已经过 Testbench 测试无误，并已将仿真所需的头文件 ddr3_model_parameters.vh 和 DDR3 仿真模块文件 ddr3_model.sv 添加进工程中，读者下载后能直接进行仿真。本工程的建立、代码实现原理、仿真测试讲解等已在博客主页文章中进行展示，以便于读者理解。
适合人群：FPGA（VIVADO）使用者，掌握 Verilog。
阅读建议：结合主页博客讲解进行阅读。
2022-08-31 15:18:47
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xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料 xilinx DDR3控制mig IP的应用 1-5 ,还包含其他一些资料信息，学习的好资料
2022-08-31 09:33:06
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DDR3控制器的SystemVerilog实现
这是一个小组项目。 该控制器通过符合Micro数据手册规格的状态机结构通过Verilog实现，并连接到预定义的DDR3存储器。 通过专门的测试平台可以成功进行设计验证，并通过SystemVerilog接口将其连接到提供的AHB。
top.sv顶部模块
ddr3_controller.sv ddr3内存控制器
st_defs.svh ddr3_controller.sv的参数，控制器状态
intf.sv连接ddr3_controller.sv和ddr3.v的接口
ddr3.v给定的ddr3内存
1024Mb_ddr3_parameters.vh ddr3.v的给定参数
sg093.v ddr3.v的给定参数
defs.svh ddr3.v的给定参数
2022-08-24 16:32:28
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imx6q的VPU的示例代码，版本5.4.35，交叉编译器为arm-poky-linux-gnueabi-g++
2022-08-11 14:06:10
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