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FPGA verilog语法总结

2022-12-31 13:05:36 21.12MB verilog

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Verilog经典教程.pdf

FPGA语言：Verilog经典教程夏雨闻。一本非常不错的硬件语言描述教程，如果你懂C语言，那么学习起来会非常轻松愉快。

2022-12-19 22:34:21 1.62MB FPGA Verilog HDL 硬件语言

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spu32:小型加工装置32

SPU32 这是SPU32（“小型处理单元32”），它是实现RV32I指令集的紧凑型RISC-V处理器。还包括一个演示SoC，具有一些外围设备。该项目以Verilog旨在使用开源。 SoC概述：中央处理器向量 CPU使用以下向量，可以在实例化CPU模块时通过参数对其进行配置： VECTOR_RESET ：复位后CPU将开始执行的内存地址。默认设置为0x00000000 VECTOR_EXCEPTION ：CPU跳转到该内存地址以处理中断（例如，外部中断或软件中断）和异常（例如，非法指令）的位置。默认情况下设置为0x00000010 。中断和异常 CPU支持以下类型的中断和异常：使用ecall和ebreak指令进行软件中断例如由外围设备引起的外部中断非法/未知指示如果发生任何类型的中断，CPU将跳转到VECTOR_EXCEPTION ，该处应有一个处理例程

2022-12-15 21:43:47 269KB fpga verilog icestorm risc-v

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USB2.0控制器CY7C68013与FPGA接口的VerilogHDL实现

2022-12-09 13:32:28 358KB USB2.0 CY7C68013 FPGA Verilog

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FPGA任意波形发生器工程文件（quartus II）

基于FPGA的波形发生器，可以产生正弦波、方波、三角波和PWM波，并支持开关切换模式，以及按键调解频率、相位和占空比的功能。

2022-12-02 11:45:14 28.56MB FPGA Verilog quartus

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fpga通用串口程序

本程序为通用FPGA串口程序，Verilog实现，已经亲自用在了很多程序中，可以更改uart.v中的波特率和时钟频率实现不同速度传输。

2022-11-23 19:52:50 4KB fpga verilog uart 通用

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FPGA实验.docx

七段显示译码器 8位硬件加法器七人表决器巴克码多功能数字时钟状态机 verilogHDL语言，全部编译通过，并在实验箱验证过

2022-11-23 11:48:54 15.1MB FPGA Verilog

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FPGA Verilog HDL语句写50MHz到100hz分频

简单实用Verilog HDL语句，利用反转实现50MHz转换为100hz,或1000hz,10hz,1hz.改变其中一个参数即可实现。

2022-11-14 09:57:00 224B FPGA Quartus 数字电路

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AD7705-2020-04-22.zip

本代码实测稳定，基于altera quartus 平台。ad采样频率500K,分辨率16bit 外接4.0924M晶振。本代码只配置了通道1转换，稍作修改可以双通道同时转换。

2022-11-08 09:53:41 9.53MB ad7705 驱动程序 FPGA Verilog

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基于FPGA的任意波形发生器,基于fpga的任意波形发生器系统设计报告,Verilog

基于FPGA的任意波形发生器DDS

2022-11-07 19:28:37 11.35MB fpga FPGA波形 verilog波形 VHDL/FPGA/Verilog

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