FPGA设计时分秒进位数字时钟verilog实验Quartus9.1工程源码+设计说明文件
/*
本实验实现一个能显示小时，分钟，秒的数字时钟。
*/
module clock(clk,rst,dataout,en);
input clk,rst;
output[7:0] dataout;
reg[7:0] dataout;
output[7:0] en;
reg[7:0] en;
reg[3:0] dataout_buf[7:0];
reg[25:0] cnt;
reg[15:0] cnt_scan;
reg[3:0] dataout_code;
wire[5:0] cal; //各级进位标志
assign cal[0]=(dataout_buf[0]==9)?1:0;
assign cal[1]=(cal[0]&&dataout_buf[1]==5)?1:0;
assign cal[2]=(cal[1]&&dataout_buf[3]==9)?1:0;
assign cal[3]=(cal[2]&&dataout_buf[4]==5)?1:0;
assign cal[4]=(cal[3]&&dataout_buf[6]==9)?1:0;
assign cal[5]=(cal[3]&&dataout_buf[6]==2&&dataout_buf[7]==1)?1:0;
always@(posedge clk or negedge rst)
begin
if(!rst) begin
cnt_scan<=0;
en<=8'b1111_1110;
end
else begin
cnt_scan<=cnt_scan+1;
if(cnt_scan==16'hffff) begin
en[7:1]<=en[6:0];
en[0]<=en[7];
end
end
end
always@(*)
begin
case(en)
8'b1111_1110:
dataout_code=dataout_buf[0];
8'b1111_1101:
dataout_code=dataout_buf[1];
8'b1111_1011:
dataout_code=dataout_buf[2];
8'b1111_0111:
dataout_code=dataout_buf[3];
8'b1110_1111:
dataout_code=dataout_buf[4];
8'b1101_1111:
dataout_code=dataout_buf[5];
8'b1011_1111:
dataout_code=dataout_buf[6];
8'b0111_1111:
dataout_code=dataout_buf[7];
default:
dataout_code=dataout_buf[0];
endcase
end
always@(posedge clk or negedge rst)
begin
if(!rst)
cnt<=0;
else if(cnt!=40000000)
cnt<=cnt+1;
else
cnt<=0;
end
always@(posedge clk or negedge rst) //实现计数和进位的功能
begin
if(!rst) begin
dataout_buf[0]<=0;
dataout_buf[1]<=0;
dataout_buf[2]<=15;
dataout_buf[3]<=0;
dataout_buf[4]<=0;
dataout_buf[5]<=15;
dataout_buf[6]<=2;
dataout_buf[7]<=1;
end
else begin
if(cnt==26'd40000000) begin
if(!cal[0])
dataout_buf[0]<=dataout_buf[0]+1;
else begin
dataout_buf[0]
2021-12-02 13:05:52
324KB
endmodule
图6.46 用生成循环语句定义n位逐位进位加法器
例6.26
在图6.33中，我们列出了16选1多路选择器Verilog代码，该代码实例引用了五个4
选1多路选择器电路，这个4选1多路器电路由一个独立的名为mux4to1模块提供。
16选1多路选择器也可以使用任务（task）来描述，见图6.47所示。 注意观察关
键的不同点。任务mux4to1包含在模块mux16to1中。在always模块中通过case语句
来调用任务。任务的输出必须是一个变量，因此 g 是 reg 型。
module mux16to1 (W, S16, f);
input [0:15] W;
input [3:0] S16;
output f;
reg f;
always @(W or S16)
case (S16[3:2])
0: mux4to1 (W[0:3], S16[1:0], f);
1: mux4to1 (W[4:7], S16[1:0], f);
2: mux4to1 (W[8:11], S16[1:0], f);
3: mux4to1 (W[12:15], S16[1:0], f);
endcase
2021-11-22 11:18:41
15.3MB
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代码准确可靠。4位超前进位加法器的数据流建模。利用Verilog HDL数据流建模方法建立4位超前进位加法器，并完成仿真和综合
2021-11-14 12:34:13
381KB
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