卷积码即维特比译码,卷积码编译码算法研究与实现

#卷积码仿真 代码内包含基本的卷积码码编码器，译码器（维特比）实现方式，以及BPSK通信系统的基本仿真原理（AWGN信道）。 ##1. 运行环境和使用方法 运行环境：MATLAB 2014a 使用方法：设置相应参数，运行CC_Simulation。 ##2. 代码说明 代码供学习使用，这比MATLAB工具箱中的函数要慢上很多。 vitbiDecoder的译码结果和vitdec的不一样，一般来说是更好的。这是因为译码过程中在一组码完全译码之后，才进行了比较判决，同时最后选择了最大的metric路径。 注意vitbiDecoder还有一些潜在的问题没有解决。 ##3.维特比算法示例

计算卷积编码/软决策的 BER v EbNo 曲线假设 BPSK 的维特比解码方案。 蛮力蒙特卡罗方法不令人满意（需要太长时间） 找到BER曲线。 该计算使用了一种准分析 (QA) 技术，该技术依赖于信息位权重枚举的估计（近似值） 函数 (WEF) 使用卷积编码器的模拟。 一旦估计了 WEF，就会使用 BER 的分析公式。

摘要：本文对比了在加性高斯白噪声（AWGN）信道下经BPSK调制后的数据不编码与添加卷积编码后接收到的信道输出的误码性能，并通过对比对卷积码性能进行分析。采用MATLAB自编函数对卷积码以及维特比译码进行仿真，且对其性能进行分析。由于卷积码有性能floor,编码增益随信噪比降低而体现不明显。 　　1.引言 　　卷积码的编码器是由一个有k位输入、n位输出，且具有m位移位寄存器构成的有限状态的有记忆系统，通常称它为时序网络。编码器的整体约束长度为v,是所有k个移位寄存器的长度之和。具有这样的编码器的卷积码称作[n,k,v]卷积码。对于一个（n,1,v）编码器，约束长度v等于存储级数m.卷积码是

维特比解码matlab代码Materl Viterbi解码器算法的实现 维特比算法作为卷积码的最大似然（ML）解码技术而闻名。 （n，k，m）维特比解码器中的路径存储单元负责跟踪与由路径度量单元指定的尚存路径相关联的信息位。 二进制卷积码由三元组（n，k，m）表示，其中： 每当接收到k个输入位时，就会生成n个输出位。 k是输入序列的数量（因此，编码器由k个移位寄存器组成）。 m表示必须存储在编码器中的先前k位输入块的数量。 维特比解码器通常基于ASIC，因此在路径存储器的大小上具有上限。 在维特比解码器中提出了一种节省路径存储器的新颖方法。 成功开发了许多使用该路径存储器的回溯式维特比解码器。这表明，使用这种高效存储路径存储器的维特比解码器需要较小的芯片面积，并且在不损失解码性能的情况下实现了更快的解码时间。 利用这种新颖的路径存储器的维特比解码器可以节省20％的（n，1，m）码存储，节省== 20％的普通（n，k，m）码，而不会降低解码性能。 新型路径存储器还具有类似的提高的解码性能。

（2,1,3）卷积码编译码实现，信道加性高斯白噪声，BPSK调制

使用隐马尔可夫模型对中文文本进行分词

最大似然译码/最小距离译码 待编码的信息序列M：M=[M0, M1,…, ML－1]； 编码器输入序列的总长度：k(L+m)； 编码器输出的码序列C：C=[C0, C1,…,CL－1]，其中每个子码Ci含有n个码元； 经离散无记忆信道(DMC)传输后，译码器接收的序列 R：R=[R0, R1,…,RL－1]； 对于DMC信道： 码序列 C 的路径度量 M(R/C)：计算第 l 时刻到达状态 i 的最大似然路径的相似度—log p(R/C)； 子码 Ci 度量M(Ri/Ci) ：计算第 l 时刻接收子码 Ri 相对于各码字的相似度— log p(Ri/Ci)，也称为分支度量。

这是我在大学期间做的一个有关编码译码过程在vc环境中的实现，该程序实现了2，1,2的维特比译码过程，希望能够帮助大家理解~

连续相位调制（CPM），维特比译码，整个调制解调系统