Altera的时序约束培训资料，对fpga中高级开发者进行EDA设计有帮助。

时序分析时FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。   1.时钟相关 时钟的时序特性主要分为抖动（Jitter）、偏移（Skew）、占空比失真（DutyCycleDistorTIon）3点。对于低速设计，基本不用考虑这些特征；对于高速设计，由于时钟本身的原因造成的时序问题很普遍，因此必须关注。

第十三章 本地总线控制器 13.113.113.1 13.1 引言 图13-1是LBC的功能框图，它支持三种接口：GPCM，UPM和SDRAM控制器。 图13-1 本地总线控制器框图 13.1.113.1.113.1.1 13.1.1 概述 LBC的主要组成是它的存储控制器，存储控制器可以为许多类型的存储设备和外围设备 提供一个无缝的接口。存储控制器负责控制8个bank，高性能SDRAM machine，一个GPCM 和多达3个UPM共享这8个bank。它为SDRAM，SRAM，EPROM，flash EPROM，burstable RAM，regular DRAM，扩展数据输出DRAM设备和其他外围设备提供一个最小粘合的逻辑 接口。外部地址锁存信号允许地址信号和数据信号的复用，以减少设备信号数量。 LBC还包括许多数据检查和保护特性，如数据奇偶校验、写保护和总线监控等，以保证 每个总线周期在用户指定的时间内完成。 13.1.213.1.213.1.2 13.1.2 特性 略。详见章节1.2.1，“关键特性”。 13.1.313.1.313.1.3 13.1.3 操作模式 LBC为本地总线提供一个GPCM，一个SDRAM机器和三个UPM操作模式，对于8个banks （片选）中有几个能够使用何种操纵模式并不限制。当存储事务被发送到LBC，则该事物的 存储地址与每个bank（片选）的地址信息进行比较，分配到相应bank上的机器（GPCM， SDRAM或者UPM）将拥有外部信号，对访问进行控制直到事务结束。所以，GPCM，SDRAM 或者UPM模式下的LBC，在事务处理期间的任意时刻仅仅只有一个有效的片选。

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作为赛灵思用户论坛的定期访客，我注意到新用户往往对时序收敛以及如何使用时序约束来达到时序收敛感到困惑。为帮助 FPGA设计新手实现时序收敛，让我们来深入了解时序约束以及如何利用时序约束实现FPGA 设计的最优结果。

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从最近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下