同步FIFO与异步FIFO的Verilog实现(附源代码和测试代码)
2021-07-04 23:13:24
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本资源包含异步FIFO设计的全部文件：7个可综合.v文件、1个testbench文件以及一张测试用例的仿真图片（读写同时进行）。相关说明见两篇博客——可综合的异步FIFO设计。其中，包含了完整的设计思路，算法推演、详细的测试用例以及异步fifo的注意事项。
2021-06-29 14:54:46
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FIFO （先进先出队列）是一种在电子系统得到广泛应用的器件，通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包括异步的写时钟（wr_clk）和读时钟（rd_clk）、与写时钟同步的写有效（wren）和写数据（wr_data）、与读时钟同步的读有效（rden）和读数据（rd_data）。为了实现正确的读写和避免FIFO的上溢或下溢，通常还应该给出与读时钟和写时钟同步的FIFO的空标志（empty）和满标志（full）以禁止读写操作。
2021-06-18 13:35:08
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基于双端ram的简单异步fifo设计，输出显示在数码管，empty，full，almost_empty,almost_full输出
2021-06-17 17:14:26
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异步fifo 框图及程序调试总结defejjjjjjjjjjmmmmmmmmmmmmmmaaaaaaaa
2021-06-14 20:46:36
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