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六十进制计数器(有代码)
基于FPGA硬件开发板,利用QuartusII软件通过VHDL和原理图混合输入的方式实现60进制计数器;有代码
2021-06-27 23:36:29
56KB
EDA实验报告
1
计数器在fpga实验版上实现4位7段数码管动态显示,数字递增
在fpga实验版上实现4位7段数码管动态显示,数字递增
2021-06-27 18:14:28
844B
fpga
msp430单片机
计数器
1
采用74LS192设计4/7进制计数器
4/7进制计数器设计:采用74LS192(40192)。 a、数码管显示状态。 b、用开关切换两种进制。 c、计数脉冲由外部提供。 压缩包中包含multisim11的仿真图,protel99的原理图,都可以直接运行 还有一份详细的设计文档
2021-06-27 16:40:18
477KB
74LS192
4/7进制计数器设计,原理图,仿真图
1
60进制加法计数器.zip
2)实现该电路的一种设计使用了2片74HC192、1片74HC00、1片CD4050,用555芯片设计电路产生周期1秒的TTL电平的方波作为电路的驱动时钟,用2片CD4511设计实现显示部分,用“八位逻辑电平输出”的一个开关控制将七段数码管清零为“00”状态。(3)设计实现的方法不止一种
2021-06-27 15:31:57
227KB
运用Proteus仿真
1
fpga 编写的RAM计数器
课程设计,用VERLOG语言编写的RAM可逆计数器,可以预置数
2021-06-26 19:03:19
40KB
verilog语言
1
数字式频率计数器(包括电路图)
数字式频率计数器(包括Multisim 电路图)数字式频率计数器
2021-06-26 10:39:28
2.41MB
Multisim
1
单片机课程设计-频率计数器.pdf
单片机课程设计-频率计数器.pdf
2021-06-26 09:01:17
1.44MB
单片机
1
VHDL 实验三 含异步清零和同步使能的加法计数器
这是十进制计数器,当设计文件加载到目标器件后,将数字信号源的时钟 选择为 1HZ,使拨动开关 K1 置为高电平(使拨动开关向上),四位 LED 会按照实验 原理中依次被点亮,当加法器加到 9 时,LED12(进位信号)被点亮。当复位键(按 键开关的 S1 键)按下后,计数被清零。如果拨动开关 K1 置为低电平(拨动开关向 下)则加法器不工作。
2021-06-25 15:02:30
398KB
vhdl
fpga/cpld
1
代码计数器(可以统计代码数量).zip
统计各类代码,注释,空格等
2021-06-25 09:00:34
3.7MB
zip
1
Matlab simulink设计一个从0到3的自动计数器
simulink设计一个从0到3的自动计数器 并在通过start按钮激活后有y0-y6七个输出用于驱动数码管。 如果已达到“3”,则跳回“0”并等待再次按下启动按钮。 额外的重置按钮也应该能够在操作期间将计数器重置为其初始状态“0”。
2021-06-24 17:12:51
49KB
matlab
simulink
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