ctf misc必备工具之一 文件分离 隐写类题中常用 用法:把要分离的文件(多为图片 压缩包)拖入foremost.exe即可在文件同目录output中获取分离结果
2022-09-14 18:02:12 1.52MB ctf bugku buuctf misc
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(需要Java运行环境)ctf misc 中不太常用的一个工具 但某些题需要用到 解决F5隐写
2022-09-14 18:02:02 240KB F5隐写 misc ctf
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foo2zjs-master.zip foo2zjs-master源代码,工具代码:arm2hpdl,getweb HP-LaserJet_1020.ppd驱动文件 sihp1020.img固件文件
2022-09-14 09:05:19 12.73MB 树莓派 hp1020plus
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GITHUB上一个非常好用的SPI开源代码,代码风格极好,注释清晰,结构简单,使用方便,初学者可以作为学习参考,有Verilog和VHDL两个版本。 ------------------------------------------------------------------------------------ // Note: i_Clk must be at least 2x faster than i_SPI_Clk // // Parameters: SPI_MODE, can be 0, 1, 2, or 3. See above. // Can be configured in one of 4 modes: // Mode | Clock Polarity (CPOL/CKP) | Clock Phase (CPHA) // 0 | 0 | 0 // 1 | 0 | 1 // 2 | 1 | 0 // 3 | 1 | 1 -------------------------------------------------------------------------------- // Control/Data Signals, input i_Rst_L, // FPGA Reset input i_Clk, // FPGA Clock // TX (MOSI) Signals input [7:0] i_TX_Byte, // Byte to transmit on MOSI input i_TX_DV, // Data Valid Pulse with i_TX_Byte output reg o_TX_Ready, // Transmit Ready for next byte // RX (MISO) Signals output reg o_RX_DV, // Data Valid pulse (1 clock cycle) output reg [7:0] o_RX_Byte, // Byte received on MISO // SPI Interface output reg o_SPI_Clk, input i_SPI_MISO, output reg o_SPI_MOSI
2022-09-11 17:23:33 16KB SPI MASTER VERILOG VHDL
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oneindex魔改版,利用oneindex在虚拟空间搭建私有云,oneindex是onedrive的目录
2022-09-10 01:28:22 3.11MB onedrive oneindex 私有云
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modbus模拟器(可模拟Master和Slave)
2022-09-07 19:59:29 1.34MB Modbus
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安卓AutoPollRecyclerView样式效果源码
2022-09-07 14:05:16 985KB 安卓 样式 动画效果 源码
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安卓BannerPager样式动画效果源码
2022-09-07 14:05:14 11.62MB 安卓 banner 翻页 源码
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可用于修改黑苹果配置文件config.plist,不会破坏文档内容,支持clover以及opencore配置文件编辑,黑苹果爱好者必备工具。
2022-09-07 09:01:04 489KB 黑苹果 ProperTree opencore
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