一种改进的Sobel自适应边缘检测的FPGA实现.pdf

TD-LTE系统Reed-Muller译码的仿真及FPGA实现.pdf

一种基于FPGA实现的视频流可靠传输方案.pdf

fpga实现曼彻斯特编码，含源程序源代码和实验报告。

基于FPGA，使用Quartus II 13.1 verilog编写，实现交通灯循环功能，附源码，测试文件，仿真图及代码注释

基于RGMII的以太网MAC的FPGA实现，代码工程完整有用。可以作为参考代码，fpga不熟悉者，请不要下载。

直接序列扩频通信系统以强抗噪声、低截获性和多址通信等特点，在军事及民用移动通信网络中得到广泛应用。文中对直序扩频的FPGA实现技术进行了研究。以QuartusII为开发工具，建立了一个初步的直接序列扩频通信系统。设计了发射模块和接收模块，发射模块包括PN码产生器、扩频调制器、接收模块包括匹配滤波器和解扩器；给出了上述模块的实现电路及仿真结果。

verilog实现的spi接口程序，功能仿真和时序仿真均通过。

基于FPGA实现的1553B编解码Verilog源代码，编解码程序通过测试文件可用。

Verilog AXI流组件自述文件 有关更多信息和更新： : GitHub存储库： : 介绍 AXI Stream总线组件的集合。 大多数组件的接口宽度均可完全参数化。 包括带有智能总线协同仿真端点的完整MyHDL测试平台。 文献资料 仲裁模块 通用可参数化仲裁器。 支持优先级和循环仲裁。 支持阻塞，直到请求释放或确认。 axis_adapter模块 axis_adapter模块桥接不同宽度的AXI流总线。 该模块是可参数化的，但是有某些限制。 首先，总线字的宽度必须相同（例如，一个8位通道和8个8位通道，但不能一个16位通道和一个32位通道）。 其次，总线宽度必须以整数倍相关（例如2个字和6个字，但不是4个字和6个字）。 必要时将在更宽的总线侧插入等待状态。 axis_arb_mux模块 具有参数设置的数据宽度和端口数的帧感知AXI流仲裁多路复用器。 支持优先级和循环仲裁。