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gundong.zip_VHDL/FPGA/Verilog_Verilog__VHDL/FPGA/Verilog_Verilog_源码

通过按键输入学号，并循环显示：电路功能描述：通过Ego1上的按键输入自己的学号（8位10进制数），并存储在32位的寄存器中；8位10进制数输入完成后，实现滚动显示效果。

2021-11-30 22:56:46 653KB VHDL/FPGA/Verilog Verilog

VHDL的27个实验（带源程序）

是基于ALTERA公司的EP2C35的27个VHDL实验，详细介绍了QUARTUS的使用及附带的。。可以说事初学者快速入门的法宝。。

2021-11-23 15:55:15 5.07MB VHDL FPGA 实验例程

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8位10进制频率计设计源代码

频率计的工作原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率,也就是周期性信号在单位时间内变化的次数。

2021-11-23 09:07:11 431KB VHDL FPGA

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VHDL100例实例详解

本材料详细的描述了VHDL的设计流程和详细的实例分析，对于FPGA的设计都有具体的例子来补充，对初学者大有裨益。

2021-11-22 17:33:57 6.33MB VHDL、FPGA、Xinlix

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8位16进制频率计设计源代码

频率计的工作原理是用一个频率稳定度高的频率源作为基准时钟,对比测量其他信号的频率,也就是周期性信号在单位时间内变化的次数。

2021-11-22 09:05:10 384KB VHDL FPGA

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流水灯电路设计源代码--VHDL

基于VHDL 语言设计可用于控制LED流水灯的简单逻辑电路,电路包含三个输入、八个输出。

2021-11-21 20:03:16 266KB VHDL FPGA

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3-8译码器设计源代码--VHDL

译码是相对于编码的逆过程，在基于一定硬件支持下能是将具有特定含义的二进制代码通过特定的逻辑电路设计进而转换成控制信号，也就是将每个输入的二进制代码转译成对应的高低电平信号并输出。具有译码功能的逻辑电路简称为译码器。

2021-11-21 20:03:15 219KB VHDL FPGA

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五人表决器(VHDL)

用VHDL编写的五人表决器实验程序。三人以上同意通过，则结果为通过，否则不通过。

2021-11-07 16:44:04 437KB VHDL(FPGA)

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基于VHDL的PS2键盘接口设计

基于vhdl语言设计的PS2键盘接口设计，是工程，全！

2021-11-03 16:59:59 375KB VHDL FPGA

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FPGA实现FIR滤波器的VHDL程序

FPGA实现FIR滤波器的VHDL程序，quartus开发，有仿真数据和波形，下载到电路板里实测通过

2021-10-29 19:47:35 1.1MB FIR VHDL FPGA

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