├─reference_design │ ├─vhdl │ │ │ stratix_enh_pll.vhd │ │ │ stratix_top.vhd │ │ │ vhdl_components.vhd │ │ │ │ │ ├─001 ddr_cntrl │ │ │ ddr_top.vhd │ │ │ │ │ ├─004 pci_local │ │ │ backend.vhd │ │ │ cnten.vhd │ │ │ datapath_fifo.vhd │ │ │ dma.vhd │ │ │ dma_reg.vhd │ │ │ dma_sm.vhd │ │ │ fifo_128x32.vhd │ │ │ fifo_128x4.vhd │ │ │ fifo_128x64.vhd │ │ │ last_gen.vhd │ │ │ mstr_cntrl.vhd │ │ │ mstr_fifo_cntrl.vhd │ │ │ mstr_perf.vhd │ │ │ targ_cntrl.vhd │ │ │ targ_fifo_cntrl.vhd │ │ │ targ_perf.vhd │ │ │ │ │ ├─002 ddr_intf │ │ │ adr_gen.vhd │ │ │ clk_sync.vhd │ │ │ cntrl_intf.vhd │ │ │ ddr_intf.vhd │ │ │ mr_sm.vhd │ │ │ mw_sm.vhd │ │ │ tr_sm.vhd │ │ │ tw_sm.vhd │ │ │ │ │ ├─003 flash_cntrl │ │ │ erase_sm.vhd │ │ │ flash_mem_cntrl.vhd │ │ │ read_sm.vhd │ │ │ write_sm.vhd │ │ │ │ │ └─005 pci_mt64 │ │ pci_top.vhd │ │ │ ├─001 sim │ │ │ modelsim.ini │ │ │ sim.do │ │ │ stratix_pci2ddr.mpf │ │ │ stratix_pci2ddr_tb.vhd │ │ │ trgt_tranx_mem_init.dat │ │ │ wave_stratix_pciddr.do │ │ │ │ │ ├─001 altera_lib │ │ │ altera_mf.vhd │ │ │ │ │ ├─002 ddr_dimm │ │ │ ddr_dimm_model.vhd │ │ │ mt46v32m8.vhd │ │ │ │ │ └─003 pci_bfm │ │ arbiter.vhd │ │ clk_gen.vhd │ │ log.vhd │ │ monitor.vhd │ │ mstr_pkg.vhd │ │ mstr_tranx.vhd │ │ pull_up.vhd │ │ trgt_tranx.vhd │ │ │ └─002 syn_1s25 │ stratix_top.csf │ stratix_top.esf │ stratix_top.psf │ stratix_top.quartus │ stratix_top.rbf │ stratix_top.sof │ ├─001 bin │ altera.inf │ megaicon.ico │ StratixPCI.exe │ STRATIX_KIT_APP_HELP.HLP │ wdreg.

出租车计费器的FPGA实现(含VHDL代码)

基于FPGA的17阶FIR滤波器VHDL代码及说明文档

对于编辑VHDL语言的设计规范。包括书写规范、设计规范以及设计常识。

有关模型的完整说明，请参阅 2007 年 9 月的 MATLAB Digest 文章。 http://www.mathworks.com/company/newsletters/digest/2007/sept/sigmadelta.html 我们提供了一系列 Simulink 模型来设计 Sigma-Delta ADC 的高级行为模型。 高级行为模型有一个模拟部分和一个包含数字滤波器的数字部分。 我们将数字滤波器划分为三个级联滤波器，它们使用的滤波器系数总共比原始滤波器少 10 倍。 然后我们详细说明级联中的第一个过滤器，使其不需要乘法来实现。 我们将我们的设计转换为定点。 然后，我们将使用Simulink HDL编码器为详细的滤波器生成VHDL代码。 这是基于模型的设计的一个例子。

这里包括很多FLASH控制器的VHDL代码集锦，有很多nor flash及nandflash，比如：am29lv系列的，am41，am42系列，s29系列，还有INTEL相关的东西。

2015年开始北邮的数字电路实验换了题目，这个资源中包括电子节拍器的VHDL设计代码，和最终上交的报告～发上来供广大的学弟学妹们参考.

完整的算术逻辑单元（ALU）的 VHDL 代码! 包含其testbench代码！

北邮小学期的标准控制器代码去除了中断相关的指令，基于TEC-8实验箱

老外写的开源8b10b编码VHDL代码，基于逻辑算法，简单容易懂。