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基于VHDL的最简单四路抢答器设计

2023-12-22 19:05:30 1KB VHDL 四路抢答器

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EDA5人抢答器VHDL

说明：数码管显示十秒倒计时，如有选手抢答，则计时直接置0，数码管显示显示抢答选手编号

2023-12-12 12:20:54 631B EDA5人抢答器VHDL

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VHDL操作符详细列表

VHDL操作符列表及相应的优先级列表aaa

2023-11-13 14:03:03 62KB VHDL

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FPGA IP 源码解密 Vivado加密的IP文件解密复原为Verilog或者VHDL源码 Modelsim可以编译仿真的vp

FPGA IP 源码解密 Vivado加密的IP文件解密复原为Verilog或者VHDL源码 Modelsim可以编译仿真的vp加密文件均可以解密复原为Verilog或者VHDL源码符合P1735格式保护的代码基本都可以解密还原源代码

2023-10-17 18:50:46 152KB fpga开发 网络协议 软件/插件 安全

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ue的verilog高亮文件

ue的verilog,vhdl,systemverilog高亮文件

2023-10-14 15:27:44 6KB ue高亮文件 verilog vhdl systemverilog

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VHDL硬件描述语言与数字逻辑电路设计(第三版)

侯伯亭版VHDL语言经典教程《VHDL硬件描述语言与数字逻辑电路设计(第三版)》

2023-09-07 15:39:10 24.9MB VHDL 数字逻辑电路

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IIC_slave.rar_IIC FPGA_IIC SLAVE_fpga IIC slave_iic FPGA_vhdl

IIC_slave硬件的代码，已经经过FPGA验证

2023-07-21 09:47:24 5KB iic_fpga iic_slave fpga__iic_slave iic__fpga

数字频率计VHDL

数字频率计的VHDL设计，用VHDL语言实现了数字频率计功能

2023-07-18 19:26:52 414KB VHDL

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WHEN_ELSE条件信号赋值语句-VHDL基础教程

WHEN_ELSE条件信号赋值语句并行赋值语句赋值目标<= 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE …… 表达式条件赋值语句按书写的先后顺序被赋予不同的优先级。第一个句子拥有最高优先级，第二句其次，以此类推。整个WHEN_ELSE语句是一个完整的语句，属于并行语句范围。

2023-07-08 16:33:22 1.44MB VHDL基础

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RS_Verilog.rar_RS-FEC_RS，FPGA_rs 码_verilog rs_vhdl

RS码的FPGA实现，verilog语言形式，好参考资料

2023-06-22 22:17:03 99KB rs-fec rs，fpga rs_码 verilog_rs

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