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systemverilog官方文档

模块使用python实现excel到寄存器模型文件的转换功能。使用前在Windows平台需要安装python3.x 以及openpyxl模块，使用时将需要转换的模块寄存器按照examp.xlsx格式填好excel，excel文件名设置为寄存器名字，将excel和脚本文件放在一个目录下，具体使用时在cmd界面进入到该目录下，键入：python reg.py regname（excel文件名） 即可产生寄存器模型文件。excel示例文件见：https://download.csdn.net/download/weixin_42779842/13082563

IC验证 - 手把手教你搭建UVM芯片验证环境(含代码) 教学视频里的代码 https://www.bilibili.com/video/BV1yq4y177f6/

UVM 1.2 Class Reference Manual包含了UVM1.2的类，当做工具书查阅。

目前最经典的IC验证相关的systemverilog书籍，没有之一

uvm_users_guide_1.2

随着FPGA和ASIC开发的规模越来越大，功能越来越复杂，对验证和开发的要求越来越高，systemverilog无论在开发还是在验证上都有verilog/vhdl无可比拟的优越性。该文档是systemverilog标准的中文版，具有相当高的参考价值。