仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~
MIPS指令译码器设计|变长指令周期---时序发生器FSM设计|变长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|变长指令周期---硬布线控制器设计|变长指令周期---单总线CPU设计
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2022-06-28 09:05:28
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仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）7关全部满分通过测试，无其他内容~
MIPS指令译码器设计|单总线CPU微程序入口查找逻辑|单总线CPU微程序条件判别测试逻辑|单总线CPU微程序控制器设计|采用微程序的单总线CPU设计|现代时序硬布线控制器状态机设计|现代时序硬布线控制器设计
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2022-06-28 09:05:25
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仅是通过头歌测试的完成文件（cpu24.circ）第一关：单周期CPU(24条指令)通过测试，无其他内容~
学习交流q2267261634
2022-06-28 09:05:18
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仅是通过头歌测试的完成文件（MipsOnBusCpu-3.circ）6关全部满分通过测试，无其他内容~
MIPS指令译码器设计|定长指令周期---时序发生器FSM设计|定长指令周期---时序发生器输出函数设计|硬布线控制器组合逻辑单元|定长指令周期---硬布线控制器设计|定长指令周期---单总线CPU设计
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2022-06-27 14:04:51
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单总线CPU设计
第1关 MIPS指令译码器设计
第2关 单总线CPU微程序入口查找逻辑
第3关 单总线CPU微程序条件判别测试逻辑
第4关 单总线CPU微程序控制器设计
第5关 采用微程序的单总线CPU设计
第6关 现代时序硬布线控制器状态机设计
第7关 现代时序硬布线控制器设计
运算器设计
第1关8位可控加减法电路设计
第2关CLA182四位先行进位电路设计
第3关4位快速加法器设计
第4关16位快速加法器设计
第5关原码一位乘法器设计
第6关MIPS运算器设计
存储系统设计
第1关MIPS寄存器文件设计
第2关MIPS RAM设计
第3关全相联cache设计
第4关直接相联cache设计
第5关2路组相联cache设计
单总线CPU设计
第1关MIPS指令译码器设计
第2关定长指令周期---时序发生器FSM设计
第3关定长指令周期---时序发生器输出函数设计
第4关硬布线控制器组合逻辑单元
2022-06-18 17:01:36
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