设计一个八位的CPU的代码，还包括了调试程序

16位CPU综合设计16位CPU综合设计

基于VHDL的简单CPU的设计与实现， 基于VHDL的简单CPU的设计与实现， 基于VHDL的简单CPU的设计与实现， 基于VHDL的简单CPU的设计与实现， 基于VHDL的简单CPU的设计与实现， 基于VHDL的简单CPU的设计与实现， 基于VHDL的简单CPU的设计与实现，基于VHDL的简单CPU的设计与实现

该文件主要实现硬布线单周期16位CPU的设计，通过Quartus II 15.0软件设计平台设计逻辑电路，通过仿真模拟验证组合逻辑电路的正确性，用FPGA测试板来完成了本次实验。该实验从总体逻辑设计（指令模块和器件单元设计模块）入手，完成了6条指令（ADD、LW、SW、BEQ、JMP、CLEAR）的设计、CPU数据通路和控制线路图的设计。再进行CPU中主要模块详细设计，指令通过列出逻辑式进行逻辑门组合实现，选择合理的触发器、元件组合完成各个器件的单元详细模块设计。(注：运行结果仍有逻辑错误)

建议师弟师妹们还是要自己写，完整地理解好CPU设计的思路，不要直接在网上找到就抄。http://blog.csdn.net/c602273091/article/details/35883557 大家可以到师兄博客看一下hazard解决的思路分析。

基于vivado软件，使用verilog语言，较好地实现MIPS32的20条指令。包含测试代码和CPU实现代码。 实现的具体功能如下： 1.设计的CPU能够执行20条整数指令，每条指令的编码长度均为32位； 2.指令类型有：计算类型、访问存储器类型、条件转移类型和无条件转移类型等； 3.实现CPU的封装处理。 具体设计思路参见：https://blog.csdn.net/qq_45288566/article/details/103656372

1、 将指令存储器和数据存储器分开,指令存储器的地址总线和数据总线宽度均为16位,数据存储器的地址总线宽度为16位,数据总线宽度为8位。 2、 CPU使用流水线技术，流水级数为5级，分别是：取指、译码、执行、访存、写回。 3、 输入要求：模拟器从文件test.data读入汇编执行,先将汇编编译成二进制。 4、 输出要求：模拟器用txt文件记录每一个周期CPU主要寄存器的值，总线数值，程序执行完毕后，用txt文件记录数据存储器的内容。记录数据时要注意对齐。同时界面显示。

BUPT 计算机学院大一下计导大作业概要设计报告

riscv32位整数计算流水线CPU，实现设计图

FT-2000 国产CPU 硬件设计指导。