PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数 据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA 的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总 线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。

节介绍 7 系列 FPGA 存储器接口解决方案核心架构，概述了核心模块和接口。图 4-1-1 所示的用户 FPGA 逻辑模块是需要连接到外部 DDR2 或 DDR3 SDRAM 的任何 FPGA 设计。 用户 FPGA 逻辑通过用户界面连接到内存控制器。IPCORE 提供了一个用户 FPGA 逻辑示例。

上一节介绍了HDL设计文件的实现，实现完HDL以后就可以完成你的Vivado设计，并可以产生比特流了，下面我会通过四步详细介绍这个过程的实现。

关于Vivado安装、生成bit文件以及烧录FPGA的简要流程说明

2020级天津大学数字逻辑多数表决器的设计与实现

ug1037-vivado-axi-reference-guide Xilinx adopted the Advanced eXtensible Interface (AXI) protocol for Intellectual Property (IP) cores beginning with the Xilinx® Spartan®-6 and Virtex®-6 devices. Xilinx continues the use of the AXI protocol for IP targeting the UltraScale™ architecture, 7 series, and Zynq®-7000 All Programmable (AP) SoC devices. This document is intended to: Introduce key concepts of the AXI protocol. • Give an overview of what Xilinx tools you can use to create AXI-based IP. • Explain what features of AXI that have been adopted by Xilinx. • Provide guidance on how to migrate your existing design to AXI

2018.3测试可用，各种IP超级齐全，测试了srio可用，Jesd等IP均显示正常，理论上所有版本应该都支持，大家下来看看。可以生成bit流，不用改系统时间，直接导入就行，基本包含全部常用的IP license。

针对计算机处理高清图像或视频的边缘检测时存在延时长和数据存储带宽受限的缺点，提出了用Vivado HLS将边缘检测软件代码转换成RTL级硬件电路的硬件加速方法。硬件加速是将运算量大的功能模块由硬件电路实现，根据硬件电路工作频率高和数据位宽自定义，可以解决延时长和数据宽度受限的缺点。实验结果表明，边缘检测硬件加速方法不仅使延时和数据带宽都得到了改善，而且也缩短了边缘检测的开发周期。

Xilinx新一代FPGA设计套件Vivado应用指南,专业指导vivado开发环境的使用方法

基于FPGA的数字电子琴——数电小系统设计【数字电子技术】(使用Vivado中的verilog语言）实验设计代码文件（全）。 该文件适合初学数字电子技术的同学学习使用和参考。 实验文件代码有限，如果需要改动代码请认真学习后再使用，以防出现无法成功使用的情况出现。