通吃所有的版本,有史以来期限最长功能最多的_Vivado_的license文件,希望对你的工作学习有所帮助。
2023-07-01 10:00:40 982B vivado
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最近学习总结,近两个月的文献阅读以及理解,现将其总结如下:本文将阐述JESD204B协议、Xilinx 7系GT口底层结构及实现,挂于此一为电子网盘,二为分享交流。
2023-05-11 17:35:34 2.26MB fpga开发 jesd204b vivado
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内含Ibert测试示例工程,实现了Ibert测试光口硬件。
2023-04-27 23:16:09 47.41MB 硬件测试
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亲自测试可以使用,本人版本Vivado15.3,系统版本Win7 64Bit
2023-04-24 15:54:19 1KB Vivado license
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2020级天津大学数字逻辑ALU4BITS(vivado
2023-04-18 11:35:20 1.38MB 数字逻辑 ALU4BITS
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本文介绍了基于Xilinx Vivado的DDR3 IP核扩展IP FDMA的使用详解。FDMA是一个定制的DMA控制器,基于AXI4总线协议。本文主要从IP的设置和使用两个方面进行了详细介绍,使读者能够更好地理解和应用该IP。通过使用FDMA IP,我们可以实现用FPGA代码直接控制DDR3存储器,从而提高系统性能。
2023-04-14 10:41:34 568KB
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vivado2018.3关于microblaze程序不能嵌入到bit文件里的补丁,补丁下载解压后,直接复制到vivao相应的安装目录下
2023-04-11 23:38:21 54.35MB vivado zynq microblaze
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vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景,并设置每次打开vivado自动应用自定义黑色主题。
2023-04-11 19:26:43 69KB vivado fpga verilog xilinx
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vivado设计流畅指导,vivado设计流畅指导,vivado设计流畅指导,vivado设计流畅指导。
2023-04-07 14:38:17 4.33MB vivado
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PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重,我们常常需要将 PL 端的大量数 据实时送到 PS 端处理,或者将 PS 端处理结果实时送到 PL 端处理,常规我们会想到使用 DMA 的方式来进行,但是各种协议非常麻烦,灵活性也比较差,本节课程讲解如何直接通过 AXI 总 线来读写 PS 端 ddr 的数据,这里面涉及到 AXI4 协议,vivado 的 FPGA 调试等。
2023-04-07 11:01:57 42.69MB axi4 zynq AX7020 PLPS
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