内容：二阶数字锁相环的FPGA实现工程文件
仿真平台：Vivado 2018.3
各模块：数字鉴相器（乘法器+低通滤波器），环路滤波器，压控振荡器
主要使用IP核：Multiplier，FIR Compiler，dds_compiler
注：仿真时，testbench文件中，输入数据文件目录：$readmemb("D:/FPGA_Project/04_FSK_System/PllTwoOrder/din.txt", memory);
改成自己电脑对应文本文件的目录
2023-12-13 21:25:59
23.24MB
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Vivado程序固化
bootloader文件
zynq-fsbl.elf
2023-11-19 17:54:29
58KB
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Xilinx Zynq-7000 嵌入式系统设计与实现 基于ARM Cortex-A9双核处理器和Vivado的设计方法_pdf清晰
2023-11-10 14:37:58
106.34MB
1
vivado2013.2license亲测可用。从别的坛子上搬运的，为了造福更多人。 vivado2013.2license亲测可用。从别的坛子上搬运的，为了造福更多人。
2023-11-06 14:47:24
1KB
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FPGA IP 源码解密
Vivado加密的IP文件解密复原为Verilog或者VHDL源码
Modelsim可以编译仿真的vp加密文件均可以解密复原为Verilog或者VHDL源码
符合P1735格式保护的代码基本都可以解密还原源代码
2023-10-17 18:50:46
152KB
1
基于Xilinx （AMD）的Vivado 平台，使用FPGA实现的DDR控制器的工程源码：
1、对外接口打包成了FIFO，对DDR的操作时序大大简化；
2、含例化好了的DDR IP核（接口为native接口），以及示例工程自带的DDR仿真模型；
3、详细的设计源码（含注释），详细的仿真源码、仿真设置和仿真结果；
4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/121841813》。
2023-08-16 20:53:03
37.21MB
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基于Xilinx （AMD）的Vivado 平台，使用FPGA实现了的MIG IP核配置的工程源码：
1、成功例化并配置好了一个完整的MIG IP核（接口为native接口），及示例工程自带的DDR仿真模型；
2、可以直接对对其进行官方的示例工程仿真；
3、同时自己编写了一个简单的测试模块对MIG IP核进行读写测试，测试无误；
4、更多说明请参考本人博文《https://wuzhikai.blog.csdn.net/article/details/120479764》。
2023-08-16 20:22:00
232.31MB
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