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夏宇闻
Verilog
数字系统设计教程(第二版).pdf
夏宇闻
Verilog
数字系统设计教程(第二版).pdf 学习
Verilog
硬件描述语言的经典教材
2024-02-12 23:19:37
43.99MB
verilog
1
Verilog
HDL实用教程.
很适合初学者使用,是学习
Verilog
HDL很好教程.
2024-01-26 23:51:03
8.23MB
Verilog
1
xilinx-FPGA-串口设计笔记.pdf
在设计中,需要用 FPGA 读取 GPS 内部的信息, GPS 的通信方式为串口,所以在 FPGA中移植了串口程序。
2024-01-20 22:55:50
541KB
FPGA,Verilog
1
CRC_GEN_CONFIGUABLE.rar
1.常用15种CRC算法
Verilog
实现 2.输入width 可配置 8 bit 16 bit 32 bit 3.包含的算法CRC-8 CRC-8-ITU CRC-8-ROHC CRC-8-MAXIM CRC-16-IBM CRC-16-MAXIM CRC-16-USB CRC-16-MODBUS CRC-16-CCITT CRC-16-CCITT-FALSE CRC-16-X25 CRC-16-XMODEM CRC-16-DNP CRC-32 CRC-32-MPEG-2
2024-01-17 21:47:57
147KB
Verilog
CRC实现
1
AES高级加密算法的
verilog
语言实现
verilog语言实现>,已通过仿真验证,结果正确。
2024-01-17 10:31:47
78KB
AES
rijndael
verilog
1
基于
Verilog
_HDL的UART串行通讯模块设计及仿真
基于
Verilog
_HDL的UART串行通讯模块设计及仿真串行接口是连接FPGA和PC机的一种简单方式。这个项目向大家展示了如果使用FPGA来创建RS-232收发器。
2024-01-16 02:19:44
996KB
UART
串行通讯
1
用
verilog
编写16位加法器乘法器自动售货机.pdf
包括如下实验的
verilog
设计报告:实验 1 十六位超前进位加法器、实验二 十六位加减法器、实验三 十六位的乘法器、实验四 自动售货机设计。有设计思路、程序代码、测试代码和仿真波形结果。
2024-01-13 20:00:08
282KB
verilog
16位加法器
16位乘法器
1
超前16位加法器 可运行.txt
采用4位超前进位加法器构成,用流水线结构实现,运行速度更快,已用quartus仿真,准确实现有符号位加法运算
2024-01-13 19:15:05
2KB
Verilog
超前进位加法器
1
双调排序算法
Verilog
代码
双调排序算法
Verilog
代码,包括仿真结果,适用于FPGA设计中对数值的排序,排序耗费硬件复杂度和时间复杂度随着排序序列中数值个数的上升而上升
2024-01-12 16:13:17
360KB
fpga
排序算法
verilog
1
16分频器的
Verilog
HDL程序源代码
运用
Verilog
HDL语言编写16进制分频器,适当调整参数,都可实现偶数分频
2024-01-09 15:34:47
419B
16分频器
1
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