利用EGO1实验板卡资源，设计一个篮球比赛计分器； 记录甲乙两队篮球比赛的得分，两队分别用两个LED数码管显示得分； 每次可以给甲队或乙队加上 1分，2分，3分。 实验要求 S0为复位键，当按下S0时，两队比分清零，计时时间清零； SW0为甲队球权并开始进攻信号：SW0拨上，甲队时间开始24s倒计时； SW0拨下，甲队倒计时停止，此时可以按得分键S1、S2、S3分别表示累计得1分、2分、3分，同时倒计时清零；若SW0拨下没有按得分键，再将SW0拨上时，则倒计时继续，直到计时为00停止。 SW7为乙队球权并开始进攻信号：SW7拨上，乙队时间开始24s倒计时，甲队时间显示00； SW7拨下，乙队倒计时停止，此时可以按S1、S2、S3分别表示乙队累计得1分、2分、3分；其他同上。 按键和拨码开关需要做消抖处理。

引言 　　在对时变信号进行分析时，小波变换则显现出了明显的优势，因为它能够同时在时域和频域进行局部分析。小波算法由于具有滤波效果好、信号细节损失少的优点，从而引起了人们的广泛关注和实际生活中的不断应用。目前常用的硬件芯片分为两大类：基于大规模可编程集成电路FPGA的纯硬件实现方案和基于高速通用DSP的软件实现方案。采用FPGA的硬件实现方案硬件接口设计灵活，可以和任意数字外围电路直接使用，且其具有高度的集成度和高速的处理速度；而基于高速通用DSP的软件实现方案代码设计灵活，可以快速修改和调试程序。由于小波算法运算量较大，采用DSP方案则不能满足系统的实时性要求。于是，本文提出了一种采用FPGA

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供应商、企业以及服务提供商认为100G 系统最终会在市场上得到真正实施。推动其实施的主要力量是用户持续不断的宽带需求。各种标准组织正在制定传送网和以太网以及光接口100G 标准。对于希望在标准发布之前，先期设计100G 系统的开发人员而言， FPGA由于自身的灵活性而发挥了非常重要的作用。Altera 的StratixIVGTFPGA 在40-nm 技术节点提供集成11.3-Gbps 收发器，解决了100G 传送网和100G 以太网遇到的问题。这些FPGA 是设计100G 系统的理想平台，提供高性价比并且有助于产品迅速面市的解决方案。   目前的网络载荷不断增大，供应商很难实施并管理他们的高级系统。为适应对带宽不断增长的需求，光传送网（OTN） 成为下一代骨干网络。光纤迅速替代了铜线和其他介质，成为最快、最可靠的传输介质。   网络最重要的两方面是速度和可靠性。网络必须一直保持畅通，必须很快。然而，网络载荷一直在急速增长。数据是网络承载的一小部分业务。语音和多媒体现在是网络承载的主要业务。   从2007 年到2012 年， IP 总流量将增加6 倍，几乎每两年就翻倍。2012 年之前， 流量每年增长522exabytes（1018 ，即zettabyte 的一半） 。这种指数增长的主要推动力量是高清晰视频和高速宽带消费类应用。   满足宽带需求   最终用户不希望他们的网络服务出现任何中断。他们希望视频会议有流畅的画面和声音，就像电视和电话一样。OTN 是唯一能够支持100G 以太网（GbE）LANPHY 的骨干网传送层技术，是下一代以太网标准，也是满足速度和可靠性要求的唯一标准。在出现新技术之前， OTN 将一直是主流标准，因为它速度最快，效率最高。OTN 支持非常高的传输速度，而且还能够灵活的扩容，以满足未来的需求。   任何形式的电子通信都包括数据包或者分组数据流、用户要发送的信息、传输介质，以及承载数据包所使用的传送方式等。传送速度越快，数据包到达越快。但是， 问题出现在发送端和接收端，数据包到达太快，以至于来不及转发出去。因此，为提高效率，通信企业采用了OTN 。

16位ALU 该设计使用Nexys-4 DDR板实现了16位ALU。 ALU可以执行ADD，MULTIPLY，SUBTRACT和RIGHT SHIFT LOGICAL运算。 设计中编入了两个数字，用户使用Nexys-4 DDR板上的开关选择ALU操作。 内容 .xdc约束文件，verilog文件和PDF报告以及ASM-D图表，示意图和仿真结果。

一种可配置的CNN协加速器的FPGA实现方法

在双目立体相机中，利用图像处理计算场景深度信息是一项关键技术。通过研究立体视觉图像匹配原理，提出一种基于FPGA的立体图像实时匹配算法的实现方法。该算法以 Census变换为基础借助于像素在邻域中灰度相对值的排序进行相似度比较，来实现区域立体匹配；在左右一致性约束下采用多窗口相关匹配方法改善深度不连续图像的匹配质量，提高匹配准确度。利用FPGA流水线和并行处理技术实现了双目立体相机的实时图像匹配。结果表明，该图像匹配结构具有较高的吞吐率和处理速度，可以工作在97.3 MHz频率下实现1024×1024灰度

甘地大学电子专业Ray Ranjan Varghese设计的FPGA实现FFT，采用的是单精度的浮点，采用IEEE745格式的浮点+ROM RAM的方式成功实现FFT，含有设计报告和设计源代码，并有测试文件，真的很不错。

针对软件无线电接收机数字下变频中高速数字信号的降采样需求，利用半带滤波器及级联积分梳状滤波器，设计了一种半带滤波器前置的多级抽取滤波器架构。通过Simulink搭建系统模型验证之后，利用Xilinx ISE 12.3在Xilinx xc5vsx95t-2ff1136 FPGA上实现了一种下采样率为64的抽取滤波器。Modelsim仿真结果表明，该抽取滤波器设计是有效的，达到了设计指标。

运用DDS原理，进行任意波形发生器的设计，使得任意波形发生器兼顾DDS的优点。设计中通过实现DDS模块与单片机接口的控制部分将频率控制字由单片输入到输入寄存器模块，由相位累加器模块对输入频率控制字进行累加运算，输出作为双口RAM的读地址线，读数据线上即输出了波形幅度量化数据。其中双口RAM的内容由单片机进行更新，从而实现任意波形的发生。本设计中的相位累加器采用了8级流水线结构借助前5级的超前进位的方法，使得编译的最高工作频率由317.97 MHz提高到336.7 MHz， 实现了任意波形的发生，节约了成本，提高了开发周期，具有可行性。