scanf函数在c语言中,常常作为标准输入函数所使用,而xilinx号称他支持标准的c库,所以自己很想用用这个函数。但是自己不管怎么尝试都无法通过终端输入一个字符。
2021-11-23 09:20:37 66KB xilinx FPGA系统 scanf函数 文章
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ISE是FPGA开发中常用的工具,此文档包含详细的ise操作步骤。
2021-11-22 21:01:08 28.05MB ISE fpga 教程 硬件
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这部Xilix ISE教程相当不错,值得下载
2021-11-22 20:32:34 10.13MB ise
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Xilinx ISE 10.1的破解文件,可用在IP核上。
2021-11-21 18:56:33 17KB ISE
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hwac_object_tracker FPGA加速了TinyYOLO v2对象检测神经网络,能够检测95个对象类别。 该设计在2018年旧金山设计自动化大会( )的系统设计竞赛中,在FPGA类别的65个团队中排名第五。 最终排名发布在 团队名单位于 该设计已部署在Xilinx PYNQ-Z1平台( )中 设计 该设计基于TinyYOLO v2对象检测神经网络( )。 我们在设计中使用了半精度浮点数(16位)。 该实施是在Verilog HDL上并使用Vivado 2017.2完成的 我们架构的区块设计如下: 将我们的IP连接到Zynq处理系统的Vivado块设计如下, 资源利用率 资源利用率 : 功率估算: 回购组织 图片:包含测试图片,注释 其他:包含与文档相关的文件 结果:包含检测结果 hw:包含RTL源文件和vivado项目 YOLO-包含RTL源和TinyYOL
2021-11-21 16:32:28 40.62MB fpga detection verilog xilinx
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此文档为官方Xilinx Virtex-7 VC707用户手册,内容较为详细,但是是英文版本。
2021-11-19 16:37:06 4.06MB Xilinx FPGA Virtex-7 VC707
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网络下载的XILIN DDR3 IP核教程,包括仿真、综合、设计、应用、最终篇5个部分,讲解的深入浅出,简明扼要,非常实用!在其指导下,完成了DDR3的设计调试!可惜没有找到出处!
2021-11-19 16:12:49 21.95MB XILINX DDR3
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第一篇 协议简介 产生背景 应用场景 协议构成 传输速率 电气接口 路由机制 与其他协议区别 第二篇 信息交换过程 Initiator Fabric responser 第三篇 RAPIDIO数据包的构成 Rapidio数据包的构成 Rapidio事务类型 IO事务分类 流写事务介绍 NWRITE事务小于8B的字节对齐 第四篇 RAPIDIO IP核介绍 IP预览 IP配置 调试时几个关键信号 HELLO包格式介绍 用户接口传输时序 第五篇 RAPIDIO example仿真介绍 仿真IP架构构成 Link初始化调试 源端请求包仿真波形分析 源端请求包源码分析 目标端请求包仿真波形分析 第六篇 RAPIDIO 方案设计 系统框图 控制时序
2021-11-19 11:15:47 2.51MB SRIO RAPIDIO
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xilinx ISE10.1全功能序列号,绝对有效的~
2021-11-18 16:48:54 1KB 序列号,xilinx ISE10.1
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ise开发套件 ,版本ise10.1 下载速度很快,
2021-11-18 11:06:19 30KB ise Xilinx 迅雷 10.1
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